Метастабильность по входу CE для FF Xilinx, Есть? Нету? Опции

[MegaVolt]

Может кто находил толковую доку на тему метастабильности по входу CE для триггеров Xilinx. Т.е. что плохого будет если не будет соблюдаться setup/hold для этого входа?
1. Данные будут неопределены (метастабильность)?
2. Данные могут защёлкнуться или не защёлкнуться но метастабильности не будет.

[Krys]

Спасибо!

А я вот что там же нашёл на форуме:
http://forums.xilinx.com/t5/Implementation...ght/true/page/2
и из этой темы такая ссылка:
https://groups.google.com/forum/#!topic...pga/5xSMNecxMDI
Тут конечно никто авторитетно ничего не заявляет. Точнее заявляет, но авторитетность проверить нельзя. Говорят то же самое, что SRL-ки не годятся для синхронизаторов.

Короче, общий вывод такой, что в SRL-ках не полноценные триггеры. В частности, это подтверждается картинками 1 и 4 из этого документа: Patent Number: 5,889,413, Date of Patent: *Mar. 30, 1999. Там видно, что память реализована хитрым образом, как 2 инвертора. Т.е. видно, что это не триггер. Хотя, конечно, не факт, что в плисинах именно такая схема.

С другой стороны, кому не критична длительность задержки при синхронизации, но хочется сэкономить ресурсы, можно поставить SRL на 32 такта. Уж за 32 такта что-то уже должно устаканиться, а потребление ресурсов будет минимальным.