Чем поделить OCXO 100 МГц на 10?, Hittite или счетчик на 10? Опции

[soldat_shveyk]

Доброго дня!

Есть ОСХО 100 МГц (ГК136-ТС) и надо из него получить опорную частоту 10 МГц для модуля синтезатора.
В наличии есть делители частоты HMC361 (делитель на 2) и HMC438 (делитель на 5).
Первый имеет шум -148 dB/Hz, второй -153 dB/Hz.
Каскадно включить два делителя - и получу получу 10 МГц с известным уровнем шумов.

А что если использовать низковольтную цифровую логику - счетчик на 10?
Делал ли кто-нибудь такие делители?
Интересуют данные по шумам: хуже/лучше/сравнимо с делителями Hittite?

[soldat_shveyk]

Если синтезатор для 100 МГц на основе ФАПЧ, а весь мусор - это палки 10 МГц, то можно ограничиться аттенюатором с трансформаторным делителем мощности.

Вообще, там синтезатор на основе ФАПЧ, чип ADF4106. Но неизвестна ни полоса PLL, ни частота сравнения. Рисковать не буду.

У меня на AD9510 тинька крохотная стояла.

Я микроконтроллеры так и не научился программировать. Вот так и мучаюсь - все ПЛИС делаю

[VCO]

Вообще, там синтезатор на основе ФАПЧ, чип ADF4106. Но неизвестна ни полоса PLL, ни частота сравнения. Рисковать не буду.

Не думаю, что там полоса больше 1 МГц, скорее даже на порядок меньше. Но в общем - да, кашу маслом не испортишь...

[rloc]

http://electronix.ru/forum/index.php?showt...st&p=993484

[ledum]

http://electronix.ru/forum/index.php?showt...st&p=993484

Интересно было бы таки увидеть спектр 100Мгц.
Вы хотите сказать, что шумы Зилинкса минус 160 на 10кГц - ведь улучшение всего-навсего на 6дБ на триггере? Или-таки стоит еще один триггер, защелкивающий результат деления на 5, но чистым клоком 100МГц, миновавшем ПЛИСину? Или поделили внутри на 10, но результат по D защелкнули 74AUP1G80GW чистыми 100МГц на С?

Сообщение отредактировал ledum - Jun 25 2015, 10:12

[rloc]

Интересно было бы таки увидеть спектр 100Мгц.

5 сообщений ниже.

Вы хотите сказать, что шумы Зилинкса минус 160 на 10кГц - ведь улучшение всего-навсего на 6дБ на триггере? Или-таки стоит еще один триггер, защелкивающий результат деления на 5, но чистым клоком 100МГц, миновавшем ПЛИСину? Или поделили внутри на 10, но результат по D защелкнули 74AUP1G80GW чистыми 100МГц на С?

Если с CPLD снимать, то на том же графике светлым цветом - тоже после деления на 5, т.е. ничего хорошего. А если стробировать LL-триггером с чистым 100 МГц на входе C, то получается красиво - под -175 дБн/Гц за вычетом ФМ станций, влезших на 100 МГц.

[Шаманъ]

Если с CPLD снимать, то на том же графике светлым цветом - тоже после деления на 5, т.е. ничего хорошего.

А как был реализован делитель в CPLD и были ли попытки сравнить шумы разных вариантов реализации делителя на 5?

[rloc]

А как был реализован делитель в CPLD

На vhdl.

были ли попытки сравнить шумы разных вариантов реализации делителя на 5?

Что сравнить? vhdl с verilog?

[Шаманъ]

Что сравнить? vhdl с verilog?

Может я глупость скажу, сорри, с ПЛИСами имел дело только через "схематический ввод" или как-там его, ну Вы поняли.

Так вот я могу нарисовать делитель двоичным счетчиком, могу нарисовать счетчиком Джонсона будет ли разный ФШ у таких реализаций? Меня интересовало были ли попытки посмотреть?

Сообщение отредактировал Шаманъ - Jun 25 2015, 16:38

[rloc]

Так вот я могу нарисовать делитель двоичным счетчиком, могу нарисовать счетчиком Джонсона будет ли разный ФШ у таких реализаций? Меня интересовало были ли попытки посмотреть?

Ответил выше. Не будет зависеть от структуры, и проверять, понятное дело, смысла нет.

[Шаманъ]

Ответил выше. Не будет зависеть от структуры, и проверять, понятное дело, смысла нет.

С дополнительным триггером понятно, что не будет, я же интересовался будет ли влияние на шумы делителя в CPLD (без триггера).