Подключение ПЛИС к асинхронному интерфейсу памяти процессора. Опции

[Guest_Pruga_*]

Здравствуйте.
Имеется следующая проблема: есть процессор, к нему подключена ПЛИС (Spartan-3), через асинхронный интерфейс памяти (адрес, данные, WR, RD, CS). По замыслу, обмен данными между процессором и внутренностями ПЛИС должен производиться через внутреннюю память ПЛИС (блочную), т.е память является промежуточным буфером. Однако посмотрев Libraries guide (lib.pdf) от ксайлинксА, выяснилось, что на борту Спартанца есть только синхронная память. В документации на XST, тоже не нашел полностью асинхронного описания памяти. Подскажите как грамотно стыковать синхронную память ПЛИСа с асинхронным интерфейсом процессора??

[Guest_Pruga_*]

Мда.. попробую внести ясность.
Частота системной шины процессора равна 100МГц, внутри ПЛИС разведен один тактовый сигнал - 40 МГц. Процессор производит запись в ПЛИС примерно 20 байт в секунду, читает только по сигналам прерывания от ПЛИС до 40000 байт. Передаваемые и принимаемые слова записываются и читаются по случайным адресам и в случайное время.
Вообщем, мне кажется поступить таким образом, как Вы мне посоветовали: то есть процессом обмена будет заниматься некоторое устройство в ПЛИС, которое активизируется по сигналу CS, и принимает или выставляет данные в промежуточном регистре, и устанавливает сигнал Wait на шине процессора (внешняя шина в это время ждет). Вопрос у меня возник в том, как сохранять данные из этого регистра в память ПЛИСа. Я так понимаю в данном случае это лучше делать по внутреннему клоку ПЛИС??

Если частоты равны то...
в большинстве процов есть настройки. как долго держится строб внизу, вверху, как долго стоят данные и так далее... Задаете эти настройки так чтобы на каждое состояние приходилось не менее 2 клоков ПЛИС. Ну а дальше все просто по каждому клоку смотрите состояние стробов, и ищете переходы (по переходам работайте, это как будто асинхронный режим но на едином клоке ПЛИС), если строб в каждом своем состоянии будет не менее 2 клоков ПЛИС, то вы их гарантированно найдете. Ну а далее, конкретизируйте, как вам и посоветовали, что вы хотите сделать, и вам ответят менее туманно

А можно поступить таким образом: устройство отслеживает сигнал CS, защелкивает адрес, затем ждет строб RD или WR и выставляет или принимает данные во внутренний регистр?? А дальше по сигналам клока ПЛИС записывает во внутреннюю память?? Т.е обойтись без синхронизации внешней шины с клоком ПЛИСа??

[Golikov A.]

А можно поступить таким образом: устройство отслеживает сигнал CS, защелкивает адрес, затем ждет строб RD или WR и выставляет или принимает данные во внутренний регистр?? А дальше по сигналам клока ПЛИС записывает во внутреннюю память?? Т.е обойтись без синхронизации внешней шины с клоком ПЛИСа??

Можно. Только учтите обработка каждого сигнала по фронту приведет к использованию глобального буфера клоков, во всяком случае в ИСЕ и ксалинксе, а их в плисах не очень много. Это единственное что остановило меня от вашего варианта, и я реализовал свой.

Кстати не забывайте что во многих ПЛИС есть ДКМ (ну не во многих, но есть!) и ими можно 40 МГц входных до 80 как минимум поднять.

[ishergin]

А можно поступить таким образом: устройство отслеживает сигнал CS, защелкивает адрес, затем ждет строб RD или WR и выставляет или принимает данные во внутренний регистр?? А дальше по сигналам клока ПЛИС записывает во внутреннюю память?? Т.е обойтись без синхронизации внешней шины с клоком ПЛИСа??

Можно. Только учтите обработка каждого сигнала по фронту приведет к использованию глобального буфера клоков, во всяком случае в ИСЕ и ксалинксе, а их в плисах не очень много. Это единственное что остановило меня от вашего варианта, и я реализовал свой.
...

Вход Clock Enable (CE) можно использовать для защелкивания, тогда не будут расходоваться глобальные клоковые буфера; в этом случае сигнал CE должен быть длинее полупероида тактовой частоты, иначе можно не защелкнуть