Несколько вопросов по проектированию PCB со StratixII Опции

[sweta]

Уважаемые! Помогите, кто чем может!
При проектировании платы возникло несколько вопросов.
1. При оценке импеданса LVDS линий получила около 80 Ом. При этом я могу использовать
внутреннее терминирование или все-таки лучше подобрать внешний согласующий резистор (на
вход) и надо ли городить что-нибудь для выходных пар? Частота предполагается 500 МГц. Кстати, не мог бы кто-нибудь посоветовать хорошую программу подсчета импедансов?
2. Как делать развязку Vccа и GNDa_PLL? Можно ли объединить аналоговые земли неиспользуемых PLL?
3. Самый некорректный вопрос: насколько сильно греется Stratix? У меня предполагается использование ок. 80% выходных ног, из них примерно 3/4 LVTTL, остальные - LVDS и 2 PLL при минимальной загрузке ядра.
Заранее благодарна за ответы на эти вопросы (или ссылки).

[Andy-P]

Могу порекомендовать программу для расчета импедансов печатных трасс: Polar Si8000 от Polar Instruments. Имеется на местном фтп.

Пока не имел дело со StratixII, но если можете подобрать внутреннее терминирование на входе ЛВДС пары, близкое к импедансу линии, то это будет луче решение, чем внешний резистор, особенно учитывая БГА корпус.
Если выход “честный” ЛВДС, то на выходе можно обойтись без дополнительных резисторов в случае однородной дифпары (как правило в пределах платы), если однородности гарантировать нельзя, лучше иметь согласование и на входе – убираем over/undershoot на выходе.

По поводу потребления рекомендую воспользоваться Power Analyzer и задайте правдоподобные емкости нагрузок по выходным сигналам, а также стимул имитирующий работу на пинах.