Позитивные результаты синтеза и печалька с имплементацией Опции

[gotcha]

Чип xilinx spartan6 XC6SLX9
Синтез в synplify h-2013.03
Имплементация ise14.4

Результат синтеза:

Код

Register bits not including I/Os:   6252 (50%)
Total  LUTs: 3773 (61%)
Region Summary:
Other LUTs: 4338 Other Registers: 6252
Mapper successful!

На этапе имплементации долго пыжится

Код

phase 9.8 global placement
...

И не могет (((

Код

Error:Place:543 - This design does not fit into the number of slices available...

Синплифай настолько не знаком со слайсами и возможным роутингом?

[Vascom]

Синтез этого не предлагает. Он определяет только количество функциональных элементов.
Затем плейсмент размещает все эти элементы в заданной модели FPGA.
Затем роутинг ищет пути соединения этих элементов (возможно перемещает и сами элементы), удовлетворяющие констрейнам.

До окончания роутинга все оценки таймингов и занятых ресурсов - приблизительные.

Сообщение отредактировал Vascom - Oct 14 2015, 09:00

[Krys]

Синтез этого не предлагает. Он определяет только количество функциональных элементов.
Затем плейсмент размещает все эти элементы в заданной модели FPGA.
Затем роутинг ищет пути соединения этих элементов (возможно перемещает и сами элементы), удовлетворяющие констрейнам.

Это всё понятно. Но мой вопрос был в том, что изначально было предположение, что PAR расходует элементы (допустим LUT) на интерконнект там, где по результатам синтеза LUTа быть не должно, а должна быть прямая связь. Вывод из предыдущих Ваших скриншотов такой, что предположение было ошибочным? Там потом ещё ув. jojo написал, что были задействованы лишь статические мультиплексоры, которые не задействованными и не могли быть. Т.е. их задействование неверно относить к аргументу в пользу предположения.

До окончания роутинга все оценки таймингов и занятых ресурсов - приблизительные.

Да, это тоже всё понятно, не спорю. Особенно бывают всякие схемы оптимизации типа registers duplication и т.п.