Ошибка при добавлении в QSYS рукописного модуля Опции

[Kapsik]

В QSYS собрана система (рис.1), HPS, RAM on-chip и рукописный модуль h2f_reg_avl. Система только из готовых IP собирается без ошибок. При добавлении рукописного модуля, QSYS также без ошибок, но в процессе Analysis & Synthesis вылазит ошибка (рис.2) (Error (10162): Verilog HDL Object Declaration error at hps_sdram_pll.sv(168): can't declare implicit net "pll_dr_clk" because the current value of 'default_nettype is "none"). В модуле hps_sdram_pll.sv цепь pll_dr_clk действительно никак не объявлена, но руками никак не поправить, квартус перегенерирует файл затирая изменения. На alteraforum нашел предложения лечить изменением .sdc файла, изменения внеc, но не помогло.
Кто сталкивался с таким? Какие могут быть причины, как пофиксить?

Среда - Quartus II 15.0 (64-bit). В 14.1 проверял, тоже самое.


Рис.1



Рис.2

[Vascom]

Если это рукописный модуль, то как он может генериться при синтезе?