Кварцевый генератор для ПЛИС Опции

[enzaime]

Штука такая: можно ли к ПЛИС 5ceba7f23c8n https://www.buyaltera.com/PartDetail?partId=3879489 подсоединить кварцевый генератор (частота 50 МГц) и тактировать микросхему DAC908 http://www.ti.com/product/dac908 (165 МГц), т.е. из 50 МГц получить 165 МГц и чтобы dac908 нормально работал от этой частоты ( сам кварцевый генератор надо подключить на контакт ПЛИС, являющийся входом для PLL, а тактовый вход dac908 подключить к выходному контакту PLL ПЛИС)? Надёжней наверное подключить к ПЛИС генератор на 200 МГц, но я таких как-то не нашёл(

[des00]

Не только. Зависит также от того, что и как синтезатор расставил на кристалле, а также от того, какие сигналы выходят с соседних пинов.

Есть же программы анализа влияния SSN на соседние выводы. Короче, если вендор не гарантирует, полагаться на авось инженер не имеет права.

Плавали, знаем Вообще все нужно считать, если ухудшение SNR допустимо для конкретной системы, то почему бы и нет. Но ИМХО - хороший генератор/синтезатор - разветвитель тактовой, наше все.

Т.е. получается, что нестабильность такта прямо пропорциональна величине коэффициентов пересчета? Как это можно учесть в проекте?

Это практические результаты которые я наблюдал. В проекте, априори не учесть никак. Только натурный эксперимент, с возможной переделкой системы тактирования платы.

[dima32rus]

Это практические результаты которые я наблюдал. В проекте, априори не учесть никак. Только натурный эксперимент, с возможной переделкой системы тактирования платы.

Вот те раз... Как Вы думаете, это особенности PLL конкретного производителя либо общая черта всех PLL, т.е. самого принципа их работы?

[Corvus]

Это черта PLL в FPGA. Поэтому общее правило: от ПЛИС тактировать только цифру, для аналога нужно использовать другие PLL http://www.ti.com/product/LMK04000
обещают

provides sub-200 femtosecond (fs) root mean square (RMS) jitter performance.

[dima32rus]

Поэтому общее правило: от ПЛИС тактировать только цифру, для аналога нужно использовать другие PLL

Понятно, что для обеспечения заданного соотношения сигнал-шум (SNR) в аналоговых схемах джиттер должен быть ограничен. Тут другой вопрос: если в ПЛИС джиттер зависит от коффициентов пересчета исходной частоты PLL, и это никак не учитывается, тогда при определенных условиях могут пойти сбои и в чисто цифровых схемах, несмотря на то, что временной анализ даст положительные результаты. Например, выше я приводил скрин PLL из реального проекта. Там такт для внешней SDRAM получается из исходной частоты через коэффициент 13333/10000. Вопрос: долетит ли мой Фобос-Грунт до Марса или не?

[blackfin]

Тут другой вопрос: если в ПЛИС джиттер зависит от коффициентов пересчета исходной частоты PLL, и это никак не учитывается, тогда при определенных условиях могут пойти сбои и в чисто цифровых схемах..

Вам же уже ответили.

В цифровых схемах момент семплирования данных с выхода SDRAM выбирают исходя из условия максимального раскрытия Глазковой диаграммы:


В этот момент (цифра "5" на рисунке) сигнал на выходе SDRAM не меняется и соответствует либо логическому нулю, либо единице.

А раз сигнал в момент семплирования постоянный, то смещение момента семплирования на 300 ps в любую сторону не приведет к защелкиванию неверных данных.

[dima32rus]

В цифровых схемах момент семплирования данных с выхода SDRAM выбирают исходя из условия максимального раскрытия Глазковой диаграммы

SDRAM это частный случай. Вопрос в том, как учесть джиттер вообще, в т.ч. и в самой ПЛИС. На каждый триггер диаграмму строить же не будешь...