Штука такая: можно ли к ПЛИС 5ceba7f23c8n https://www.buyaltera.com/PartDetail?partId=3879489 подсоединить кварцевый генератор (частота 50 МГц) и тактировать микросхему DAC908 http://www.ti.com/product/dac908 (165 МГц), т.е. из 50 МГц получить 165 МГц и чтобы dac908 нормально работал от этой частоты ( сам кварцевый генератор надо подключить на контакт ПЛИС, являющийся входом для PLL, а тактовый вход dac908 подключить к выходному контакту PLL ПЛИС)? Надёжней наверное подключить к ПЛИС генератор на 200 МГц, но я таких как-то не нашёл(

Все верно, так сделать можно. Что Вас смущает?

Jitter?

если джиттер вам не принципиален

Меня смущает отсутвие прочных знаний в этом вопросе) И то что из меньшей частоты получается большая ( из большей меньшую получить это я представляю как, а наоборот тоже представляю, но так выходит гораздо сложнее)

Что за штука такая джиттер?
И ещё раз: кварц на 50 мгц к плис, плис тактирует цап на 165 мгц и всё будет работать? Я правильно понял?

..джиттер - это дрожание фронтов, фазовый шум.
Если вы выдаёте данные на ваш ЦАП а в цапе эти данные перепревязываются к чистому клоку ЦАПа, то можете умножить 50 МГц до 165 и использовать их, если конечно разведёте проект в плис чтобы он на такой частоте работал.
Если вы хотите чтобы ваш ЦАП целиком работал на синтезированой вами частоте, то учтите что скорее всего соотношение Сигнал\шум у полезного сигнала будет низким.

Спасибо за разъяснения, а как быть если требуется высокая частота? Надо подключать генератор с высокой частотой? Можете подсказать какой генератор использовать, а то я как-то не нашёл кварцевый генератор на 200 мгц?

а я нашел и очень много http://www.digikey.com/product-search/en/c...illators/852334
нужно было только поискать.

Ну вот, теперь мне стыдно... очень

А что джиттер? От внешнего источника тактов подаем 50 МГц на вход ПЛИС, далее через PLL формируем 165 МГц и подаем на специализиорованный выход для тактирования внешнего устройства, в данном случае - на ЦАП. Констрейним путь вывода данных. Стандартная схема...

На восьмибитном ЦАП не будет заметно скорее всего.

Рисковый парень

У меня есть отладочная плата DE1 c ПЛИС 5CSEMA5F31C6N, там на плис подаётся 50 мгц, а от плис тактируется внешняя память частотой 200 мгц, тактовый вход памяти соединён с контактом выхода PLL на ПЛИС и вроде как всё работает.

Можете пояснить как формируем 165 МГц через PLL? Так 50*33=1650/10=165? Или иной есть способ? Если нет, тогда возникает вопрос прокачает ли PLL 1,65 ГГц?

Цифровой схеме джиттер не так сильно мешает, как аналоговой. В цифре джиттер просто отжирает окно (снижает рабочую частоту), поэтому джиттер даже в несколько сотен пикосекунд при частоте в 200МГц вполне допустим. В аналоговых же схемах джиттер формирует шум.


PLL VCO работает на частоте M/N. Для получения данных параметров устанавливаем M=66, N=5, получаем частоту VCO 660MГц. Далее частота VCO ещё может для каждого выхода PLL произвольно делиться, в данном случае на 4.

А вообще в CycloneV PLL имеет нецелочисленный режим, то есть умеет не целые M.

http://cds.linear.com/docs/en/design-note/dn1013f.pdf смотреть Figure-2. Есть похожие документы и для ЦАП

Задаете в МегаВизарде входную частоту 50, выходную - 165. Он сам коэффициенты поставит. Вот к примеру мой реально работающий проект: из входной 100 МГц делаю 133 МГц, от которой работает внещняя SDRAM.Нажмите для просмотра прикрепленного файла
При преобразовании используются коэффициенты 13333/10000.
Да, джиттер здесь имеет место быть, как и везде. Но он учитывается в TimeQueste и времянки в проекте выполняются с нужным запасом. Думаю, что и 165 МГц должно нормально развестись.
Во всяком случае, в другом проекте у меня АЦП тактируется от 200 МГц, все работает, никакой джиттер не мешает. При этом 200 МГц получается из входных 32 МГц через коэффициент 25/4.

"скорее всего" это, конечно, веский аргумент..

Внимательно смотрим на рис. 10 из tutorial MT-019:
Нажмите для просмотра прикрепленного файла

Потом внимательно смотрим в Table 30: PLL Specifications for Cyclone V Devices из Cyclone V Device Datasheet
Нажмите для просмотра прикрепленного файла

После чего делаем вывод, что при джиттере 300 ps на выходе PLL от заявленных восьми бит ЦАПа останется от силы три..

Как-то так..

от полосы зависит вдруг там 200МГц ЦАП для постоянного тока

Совершенно верно, только джиттера такого там скорее всего не будет. Я запускал от Cyclone IV формирователь коротких импульсов, выдавая на две ноги одну и ту же частоту, сдвинутую в PLL по фазе всего на несколько шагов, и заказчики исследовали этот вопрос очень пристально. Реально джиттер там получался 20-30пс, причём это на обычных лапах, не dedicated.

все так, но это зависит от коэффициентов пересчета. Какие нить 5/4, 10/4 будут более/менее норм, а какие нить 1378/998 уже аяяяй

Не только. Зависит также от того, что и как синтезатор расставил на кристалле, а также от того, какие сигналы выходят с соседних пинов.

Есть же программы анализа влияния SSN на соседние выводы. Короче, если вендор не гарантирует, полагаться на авось инженер не имеет права.

Иначе, Фобосы-Грунты и дальше будут летать мимо Марсов..

Т.е. получается, что нестабильность такта прямо пропорциональна величине коэффициентов пересчета? Как это можно учесть в проекте?

Плавали, знаем Вообще все нужно считать, если ухудшение SNR допустимо для конкретной системы, то почему бы и нет. Но ИМХО - хороший генератор/синтезатор - разветвитель тактовой, наше все.


Это практические результаты которые я наблюдал. В проекте, априори не учесть никак. Только натурный эксперимент, с возможной переделкой системы тактирования платы.

Вот те раз... Как Вы думаете, это особенности PLL конкретного производителя либо общая черта всех PLL, т.е. самого принципа их работы?

Это черта PLL в FPGA. Поэтому общее правило: от ПЛИС тактировать только цифру, для аналога нужно использовать другие PLL http://www.ti.com/product/LMK04000
обещают

Понятно, что для обеспечения заданного соотношения сигнал-шум (SNR) в аналоговых схемах джиттер должен быть ограничен. Тут другой вопрос: если в ПЛИС джиттер зависит от коффициентов пересчета исходной частоты PLL, и это никак не учитывается, тогда при определенных условиях могут пойти сбои и в чисто цифровых схемах, несмотря на то, что временной анализ даст положительные результаты. Например, выше я приводил скрин PLL из реального проекта. Там такт для внешней SDRAM получается из исходной частоты через коэффициент 13333/10000. Вопрос: долетит ли мой Фобос-Грунт до Марса или не?

Производитель ПЛИС нормирует максимальный джиттер PLL. От наихудшего случая и надо плясать. То, что в некоторых ситуациях джиттер будет в разы, а то и на порядок лучше, роли не играет, и закладываться на это нельзя.

А как плясать? des00 говорит, что это нельзя учесть, только выявить экспериментально...
И какой джиттер тогда фигурирует во временном анализе?

Вам же уже ответили.

В цифровых схемах момент семплирования данных с выхода SDRAM выбирают исходя из условия максимального раскрытия Глазковой диаграммы:


В этот момент (цифра "5" на рисунке) сигнал на выходе SDRAM не меняется и соответствует либо логическому нулю, либо единице.

А раз сигнал в момент семплирования постоянный, то смещение момента семплирования на 300 ps в любую сторону не приведет к защелкиванию неверных данных.

Закладываться можно на всё, что вы способны протестировать. Производители часто халявят, и вместо того, чтобы расписать условия работы их изделия в разных режимах, пишут в даташите только наихудший случай. Помню ещё много лет назад надо было на Xilinx каком-то дешёвом тоже сделать хитрую систему тактирования - так у них был калькулятор, который считал джиттер DCM в зависимости от его настроек. Сейчас так, к сожалению, уже никто не строит, поэтому если кто хочет получить изделие с наилучшим соотношением цена/качество (что в бизнесе, если он не связан с войной или космосом даёт лучшие результаты, чем абсолютное качество при любой цене), то приходится экспериментировать.

это Вы правильно заметили эксперементы и еще раз эксперементы. К сожалению это касается не только ПЛИС, производители все чаще стали умалчивать в даташитах свои "баги", а для разработчика, как говорил Винокур "потом сюрприз будет"

учитывается наихудший случай. Получите ли вы лучше, можно измерить только экспериментально

Ага.. А потом производитель FPGA тоже "захочет получить изделие с наилучшим соотношением цена/качество" и что-нибудь так наоптимизирует в своём тех-процессе,
что все ваши "эксперименты" пойдут лесом и вдруг окажется, что старые прошивки в новых кристаллах не работают, ну никак!

И здесь на форуме, ЕМНИП, кто-то уже сталкивался с подобными проблемами..

SDRAM это частный случай. Вопрос в том, как учесть джиттер вообще, в т.ч. и в самой ПЛИС. На каждый триггер диаграмму строить же не будешь...

Ни кто-то, а я при переходе с сыклонов 2 на сыклоны 3. Но проблемы были не в джиттере как таковом, а в модуляции тактовой, вызываемой сигналами разрешения, по которым хлопала достаточно толстая логика.


вам же сказали уже раза 3. производитель гарантирует максимальный джиттер. весь расчет идет по нему.

Это всё учитывается в STA:

derive_clock_uncertainty,
set_clock_uncertainty.

Учите матчасть, короче!


Не, я про вот это:

Вот теперь все стало ясно. Не всегда сразу поймешь, что имеется ввиду, приходится дотошно спрашивать. Прошу прощения, если что не так.

И ещё вопрос такой: когда говорится что память dram работает с частотой 133/167/200 мгц это означает, из этой памяти под управлением плис можно выводить данные на цап с частотой 133/167/200 мгц или что контроллер, управляющий этой памятью должен работать с данной частотой, а данные выводятся на самом деле, например каждый 3-4 такт работы контроллера? (например данные выводятся с частотой 30/50/65 мгц) а память например такая: http://www.chipdip.ru/product1/8725096650/

Это не совсем так, в sdram кроме обычного цикла чтения, нужно производить периодически цикл регенерации, что приводит к паузам в циклах работы. Поэтому приходится брать память с запасом по производительности, скармливать данные из неё в fifo, а уж потом в dac. Выбранная Вами память никак не справится с поставленной задачей .

в целом вы правы, но иногда можно обойтись без нее

В общем посмотрел я документацию к памяти. И работать с ней что-то не так-то просто и с частотой 200/166/133 МГц должен работать контроллер, который будет этой памятью управлять. А прежде чем получить данные на выходе надо: послать команду предзарядки, потом дать команду активации строки из выбранного банка, потом дать команду чтения, подождать 2-3 цикла и только потом появятся данные (правда задержка только при первой команде чтения, дальше они идут потоком, только каждые 2-3 такта надо посылать команду чтения) + периодически регенерировать ячейки, которые записаны, но не используются. Круто, всё очень дружественно и удобно, блин. В итоге чтобы заставить выдавать данные с заявленной частотой, нужно быть магом не иначе (из-за периодических циклов регенерации (т.е. выдавать данные циклично из какого-либо 1 банка продолжительное время без регенерации, можно потерять, то что хранится в другом банке, к тому же переход от строки к строке прерывает выход данных). Разве не удобнее купить ПЛИС тысяч за 10 на каком-нибудь ali express с кучей логических ячеек (серия Cyclone V, написать код, который выполнял бы просто хранение и запись n битных слов ( не за счёт ресурсов встроенной памяти, которой мало, а за счёт логических ячеек, ну написать проект так чтобы он распознавался не как ram память, а как что-то другое) и использовать в качестве памяти? А как вообще поступают если надо непрерывно выдавать данные на частоте 1-2 ГГц. Единственный вариант, который мне приходит в голову это ставить несколько(4-5) микросхем памяти (частотой 200 МГц) считывать с них одновременно данные, а потом выдавать последовательно результат на цап. Это я так из любопытства интересуюсь.

Основное преимущество динамической памяти это её цена, поэтому и приходится заморачиваться. Делал рефреш для SDRAM в момент между переключениями с чтения на запись и наоборот, экономил пару тактов. Ну или в паузах. Также подключал всю свободную память Cyclone II как SRAM к Blackfin. Всё зависит от задач
Какой объем памяти и какой поток данных нужен?

Ну сейчас цап должен выдавать данные из памяти с частотой 165 Мгц. В память будут записываться выборки сигнала с компа (время записи не принципиально, принципиально время чтения, так как запись будет идти 1 раз, чтение много раз, например в течение 2 часов). Объём выборки 600-800 тыс выборок по 8 бит, такие числа брались из расчёта 7 мбит внутренней памяти плис, но в идеале чтобы уместилось 2-4 млн. выборок ( что-то около 30 мбит, т.е. подходит любая dram (по памяти), самое главное чтобы данные из плис в цап шли непрерывно и не абы какие, а те что лежат во внешней памяти (память и цап будут соединены с плис (т.е. плис посылает команду чтения памяти, потом то что пришло из памяти посылается на цап ) Вот такая фигня. Как я понял плис, цап, память должны работать как минимум с частотой 165 МГц. Память будет на 200 МГц в количестве 2 штук ( ну когда одна не может выдать данные (из-за начала регенерации или ещё чего-нибудь, данные продолжит выдавать другая (2 памяти с одинаковыми выборками) что-то вроде такой http://www.chipdip.ru/product1/8508374164/ (время доступа 5 нс (200 МГц)), а какая плис сможет потянуть такие требования (выдавать сигнал на частоте 165 МГц, ну места для контроллера думаю в любом случае хватит, контроллер думаю сам писать, какой-нить самый простой, т.к. документацию изучил и представление о том как он должен выглядеть у меня уже есть) ?

Я не совсем понял, объем желаемой памяти 600-800 Мбайт? Поток данных 165 Мбайт/сек? Если да, то надо использовать DRAM. Конкретный тип памяти SDRAM или DDR SDRAM сложно советовать. У меня стоит похожая задача. Я пытаюсь пристыковать DDR3 к Cyclone V, но застрял на этапе моделирования. Даже тему на форуме создавал. И не только у меня проблемы возникали с моделированием. К сожалению, я сам пока не осилил, а другой участник форуме не отписался о достигнутых результатах.
Я вижу примерно такое решение для своей задачи. Использую в Cyclone V аппаратный контроллер памяти, подключаю к нему на вход и на выход FIFO необходимой длины, сделанной на внутренней памяти FPGA. Получаю для 5CEFA2F23C8N 333 МГц или 1332 Мбайт/сек на x16 для DDR3. Реально будет поменьше из-за накладных расходов. Объем одной микросхемы памяти 2-8 Гбит. Вот сколько займет по времени разработка не берусь судить, но много.

Я ошибся (сейчас поправил) имел ввиду 6-8 Мбит, но в идеале 30 Мбит

Тогда пробуйте простую параллельную SRAM DigiKey
Я думаю это самое простое и быстрое решение.

Уточню - синхронную SRAM (SSRAM или QDR SRAM).

Ух ты круто, как раз то что я хотел (без этой долбанной регенерации и контроллер для неё похоже не такой уж и сложный нужен)
В общем выбрал я такую плис https://www.buyaltera.com/PartDetail?partId=1658115, а память sram qdrII http://www.digikey.com/product-detail/en/C...BZXC-ND/2529459. В общем спасибо всем за разъяснения

Плис можно и потолще взять (5к вентилей могут быстро разойтись). Если уж выбрали память в bga (не испугались значит), то почему не взять в том же bga и плис с большим числом вентилей и внутренней памятью!?