Перед тем как покупать деталюшки и разводить плату, попробуйте в Quartuse сделать заготовку проекта. Т. е. например, принять и записать пару байтов в память. Прописать все основные входные и выходные сигналы. Но сначала их не привязывать к конкретным пинам. Пусть они раскидаются автоматом. Задать констрейны. Убедиться что вы получаете нужные вам частоты. Потом при разводке платы сможете проверять на какие выводы вы можете выводить нужные сигналы.

Спасибо за совет

В итоге всё получается проще, чем я думал плис EP4CE10F17C8N на 10к вентилей и как оказалось есть плата, выполненная в виде модуля расширения ( все регуляторы напряжения для плис имеются, кварц на 50 мгц, порт jtag, статическая память для хранения прошивки, а контакты ввода-вывода выведены на внешние пины и всё это по привлекательной цене + ещё и выведены напряжения на 5 и 3.3 вольта ). Оставлю ссылку, если кто-то ещё захочет купить (Ali express, доставка 35 дней, цена 2900 рублей) http://ru.aliexpress.com/item/Altera-Cyclo...archweb201560_8
В общем всем спасибо за помощь

Может тогда поискать плату в которой на борту есть и SSRAM?

Да и я думал об этом, но конкретно та которая нужна не нашёл (167-200 МГц, 16-18 Мбит)

Тогда я не вижу особого смысла в применении такой платы, ведь вам придется делать ещё одну, на которой надо будет распаять BGA корпус. Также не забывайте что вам надо протащить на другую плату под сотню 167-200 МГц сигналов.

А смысл в том, что с плис не надо возиться
Ну память я другую выбрал http://www.digikey.com/product-detail/en/C...0AXC-ND/1205874 корпус 100-LQFP.
Память и цап будут на одной плате, а плис на другой. В общем я не вижу тут сложностей.

Не заметно, если соотношение периода частоты к джиттеру больше числа градаций ЦАП/АЦП. ПЛЛ дает сотни пс. На 165 МГЦ будет реальных около 6 бит, остальное помойка.

Прикольно.. А как считали? Или просто, взяли цифру с потолка?

(1/165)/(2^6) = 95 пс. - наверное так и похоже на правду.

Наверное, Фобос-Грунт улетел на Фобос.. А может и в Тихий океан..

Сигнал/Шум ЦАПа (SNR) и джиттер клока ЦАПа связаны одной простой формулой:

SNR = 20*log₁₀(1/[2*pi*f*Tjitter]), где:

f - максимальная частота синусоиды на выходе ЦАПа, которая, согласно Котельникову, равна:

f = 165/2 МГц, и

Tjitter - джиттер на выходе PLL FPGA, который, согласно DS на Cyclone V, равен:

Tjitter = 300 ps.

Точно так же Сигнал/Шум ЦАПа связан простой формулой с числом значимых разрядов (ENOB) ЦАПа:

ENOB = (SNR - 1.76)/6.02;

Подставляя в эту формулу значение для SNR, находим:

ENOB = (20*log₁₀(1/[2*pi*f*Tjitter]) - 1.76)/6.02 = (20*log₁₀(1/[2*pi*82.5*10⁶*0.3*10^-9]) - 1.76)/6.02 = (16.16 - 1.76)/6.02 = 2.393 значимых бита!

То есть, ни о каких "реальных около 6 бит" и речи быть не может..

Как-то так..

..вы несомненно правы! и отдельное спасибо за подробное изложение (не в первый раз).
з.ы.
..участник выше , просто по логике , хотел сказать что 8 бит точно не будет .
Исходя из понятий джиттера и периода тактовой частоты.

Ну да, ну да..

..ну если уж на то пошло, то по логике участника выше, джиттер получается 95 пс а это больше 4-х бит, по вашим рассуждениям.
Так что если это - истина, то между вашим и его ответом - 2 бита ошибки.

Вот точная цитата:

..вся его фраза звучит:
"если соотношение периода частоты к джиттеру больше числа градаций ЦАП/АЦП - то будет помойка."
для 6 бит (по его логике помойка начинается с 95 пс) ,
а про сотни пс он сказал применительно ко всем ПЛИС вообще.