Странное поведение Questa Опции

[MegaVolt]

Странно выдёт себя симулятор. Смотрим первый курсор. Циклограмма берётся из схемы и подаётся на вход регистра.

Clk - клок
Bus2IP_Data данные на входе регистра
CPU_GPIO_Write это CE регистра.
ADC_GPIO выход регистра.

Т.е. мы подали на вход FFFFFFFF подали запись и ничего не записалось (

Смотрим второй курсор.
Та же циклограмма только сформирована с помощью Force.

Всё работает и записывается.

Чём подобное поведение может быть объяснено?

[Kolya]

Собственно что я и написал...
Я не использовал клоковые сигналы в тестбенче, а всегда считал тактами:
wait for 50 ns;
Signal <= '0';
wait for 1200 ns;
Signal <= '1';

[MegaVolt]

Собственно что я и написал...
Я не использовал клоковые сигналы в тестбенче, а всегда считал тактами:
wait for 50 ns;
Signal <= '0';
wait for 1200 ns;
Signal <= '1';

В моём тесте стояла задача привязаться к ответам схемы. Т.е. генерить некое взаимодействие а не просто статическую циклограмму.

Так какие проблемы? Под первый фронт выставляйте данные, под следующий фронт их захватывайте...
или данные выставляйте под отрицательный фронт, а захватывайте под положительный...

Так сверху картинка того что вышло. Почему то не ловит ни первый ни второй фронт. Рискну предположить что причиной этому смена состояния ровно вместе с фронтом клока. И симулятор это понимает похоже как то хитро.

[Kolya]

В моём тесте стояла задача привязаться к ответам схемы. Т.е. генерить некое взаимодействие а не просто статическую циклограмму.

Если так, тогда поменяйте
wait until CLK'event and CLK='1';
на wait until CLK'event and CLK='0';
Для тестбенча не принципиально, а вот для себя вы точно сделаете сдвижку на половину такта и гарантированно будет ловится сигнал CE и Data по переднему фронту системного клока.