Странное поведение Questa Опции

[MegaVolt]

Странно выдёт себя симулятор. Смотрим первый курсор. Циклограмма берётся из схемы и подаётся на вход регистра.

Clk - клок
Bus2IP_Data данные на входе регистра
CPU_GPIO_Write это CE регистра.
ADC_GPIO выход регистра.

Т.е. мы подали на вход FFFFFFFF подали запись и ничего не записалось (

Смотрим второй курсор.
Та же циклограмма только сформирована с помощью Force.

Всё работает и записывается.

Чём подобное поведение может быть объяснено?

[Kolya]

Как минимум тем, что если вы случайно записываете нули в нулевой регистр - то не увидите этого.

Сделайте просто, чтобы Bus2IP_Data и ADC_GPIO ВСЕГДА различались. Иногда только так косяки можно найти)

[MegaVolt]

Как минимум тем, что если вы случайно записываете нули в нулевой регистр - то не увидите этого.

Как это случайно? На картинке вполне реальные сигналы которые в одном случае приводят к записи а во втором нет. О какой случайности идёт речь?

Я даже больше скажу этот кусок в железе работает. Т.е. проблема в каких то нюансах симуляции.


Всё оказалось чуть хитрее.

В тестбенче нельзя писать вот так:

wait until CLK'event and CLK='1';
Signal <= '0';

Потому что изменения будут происходить ровно по фронту а не после него как мне казалось ((

Пришлось сделать так:

wait until CLK'event and CLK='1';
wait for 1 ns;
Signal <= '0';

Может кто подскажет как правильно генерить синхронные сигналы?

[andrew_b]

В тестбенче нельзя писать вот так:

wait until CLK'event and CLK='1';
Signal <= '0';

Потому что изменения будут происходить ровно по фронту а не после него как мне казалось ((

Это вельми странно. Я именно так и пишу, и никогда проблем не имел. Правда, я пишу wait until rising_edge(clk); но не думаю, что это должно отличаться поведением от вашего варианта.

Пришлось сделать так:

wait until CLK'event and CLK='1';
wait for 1 ns;
Signal <= '0';

Дельта-задержка есть, поэтому дополнительной явной задержки по идее не нужно.

[MegaVolt]

Это вельми странно. Я именно так и пишу, и никогда проблем не имел. Правда, я пишу wait until rising_edge(clk); но не думаю, что это должно отличаться поведением от вашего варианта.

Дельта-задержка есть, поэтому дополнительной явной задержки по идее не нужно.

Так и я считал что так должно работать. Но видимо есть какой то нюанс который я не до конца понимаю. Но картинки вверху. При любом увеличении изменения данных и клока происходят одномоментно. А есть или нет дельта сказать сложно.

Если так, тогда поменяйте
wait until CLK'event and CLK='1';
на wait until CLK'event and CLK='0';
Для тестбенча не принципиально, а вот для себя вы точно сделаете сдвижку на половину такта и гарантированно будет ловится сигнал CE и Data по переднему фронту системного клока.

Вариант. Когда ясна проблема её решить уже можно кучей разных способов. Тут важно было понять что за глюк.