USCI I2C тактирование в MSP430F5438a, Как формируется частота SCK Опции

[k155la3]

Как ВЫЧИСЛЯЕТСЯ частота SCK для USCI в MSP430F5438a
То, что расписано в док-ии SLAU208o (38.3.5 I2C Clock Generation and Synchronization)
сопоставить с реалиями мне не удалось.

Тактирование - от кварца 25 MHz --> SMCLK --> USCI
Наличие SMCLK именно 25 МГц проверялось осцилографом.

при BR0=32 BR1=0 частота SCK 533-551 kHz ( SMCLK = 25 MHz)

уменьшаем SMCLK в 2 раза

при BR0=32 BR1=0 частота SCK 320 kHz ( SMCLK = 12.5 MHz)

Похоже на то, что работает не обычный делитель, а CCR.

На бл-схеме Figure 38-1. USCI Block Diagram – I2C Mode упоминается
prescaler / devider.

Есть док по этой теме, где это расписано ?

ps - для USART даны ф-лы пересчета ( 36.3.10 Setting a Baud Rate ).
Использовать их и для I2C ?


Сообщение отредактировал k155la3 - Feb 10 2016, 12:04

[Obam]

"счетчик с 2 CCR - одни настроен на 4, другой на BR1_BR0." - Гениально! (: К 16-разрядному ДПКД только CaptureCompare (я правильно понимаю ?) не хватает (:

"Не парить моск ?" - Парить, но в разумных пределах.

"У меня получается при коэф. BR0 = 32 ( 0x20 ) частота именно 533-551 kHz" - значит BRCLK не 25МГц.

"В примерах у Ti: UCB0BR0 = 12; // fSCL = SMCLK/12 = ~100kHz
И что, тильда означает +/- 300 kHz ? " - Практически. То, что в Unified Clock System (UCS) SMCLK сама получается из делителя с разнообразными (1, 2, 4 .. 32)
коэффициентами, вас почему не смущает? (:

Вообще, эти вещи под JTAGом в IARе без программирования можно проверять: руками задавать требуемые биты, коэффициенты и тут же видеть результат.