Internal Hi-Z Xilinx 6/7 семейства. Опции

[count_enable]

Задача немного напоминает контроллер прерываний или CAN. Есть Х модулей на общей однобитной шине. В любой момент любое число модулей может выставить высокий уровень (доминант) на шину. Мастер-модуль слушает шину и при доминанте начинает опрос модулей. В состоянии покоя линия находится в низком (рецессивном состоянии). Модули шину не слушают.
ЕМНИП, Hi-Z тристейты разрешены только на пинах, а не на внутренних соединениях. Возможно ли сделать такую шину? Подключить Х линий к мастеру или мультиплексер с последовательным опросом не предлагать, интересует именно шина, чтобы был минимум соединений типа "1 к Х".

[RobFPGA]

Приветствую!

ЕМНИП, Hi-Z тристейты разрешены только на пинах, а не на внутренних соединениях. Возможно ли сделать такую шину? Подключить Х линий к мастеру или мультиплексер с последовательным опросом не предлагать, интересует именно шина, чтобы был минимум соединений типа "1 к Х".

Так и делайте - для verilog внутренние dst=oe ? src : 1'bz синтезатор превращает в комбинацию (oe && src) и затем все что на этой шине собирает с помощью OR;

Проверить это в синтезаторе 5 минут.
P.S. да еще использовать для соединения не wire а тип tri0 или tri1 если конечно синтезатор поддерживает;

Успехов! Rob.