Internal Hi-Z Xilinx 6/7 семейства. Опции

[count_enable]

Задача немного напоминает контроллер прерываний или CAN. Есть Х модулей на общей однобитной шине. В любой момент любое число модулей может выставить высокий уровень (доминант) на шину. Мастер-модуль слушает шину и при доминанте начинает опрос модулей. В состоянии покоя линия находится в низком (рецессивном состоянии). Модули шину не слушают.
ЕМНИП, Hi-Z тристейты разрешены только на пинах, а не на внутренних соединениях. Возможно ли сделать такую шину? Подключить Х линий к мастеру или мультиплексер с последовательным опросом не предлагать, интересует именно шина, чтобы был минимум соединений типа "1 к Х".

[count_enable]

Вы правы, синтезатор (Xilinx ISE) это синтезирует без замечаний. Но сможет ли внутренний интерконнект реализовать шину где может быть активно 50-100 драйверов "1" одновременно? Какой документ описывает использование внутреннего Hi-Z, можно ли высокоимпендансное состояние отличить от нуля на приёмнике? Мне достаточно просто детектировать "1", но хочу разобраться для себя. Почему тогда учат что Hi-Z внутри чипа крайне нежелательны? С INOUT понятно, но у меня всё однонаправленное.

Добавлено:
Ещё о использовании ИЛИ подумалось. Если у нас будет несколько сот модулей на линии, то такой гигантский OR будет весьма неэкономичен. А дерево из двухпортовых ИЛИ будет иметь отвратительные тайминги. Поэтому привлекает идея именно общей шины. Но похоже, в ПЛИС такое не сделать.

[Самурай]

Вы правы, синтезатор (Xilinx ISE) это синтезирует без замечаний. Но сможет ли внутренний интерконнект реализовать шину где может быть активно 50-100 драйверов "1" одновременно? Какой документ описывает использование внутреннего Hi-Z, можно ли высокоимпендансное состояние отличить от нуля на приёмнике? Мне достаточно просто детектировать "1", но хочу разобраться для себя. Почему тогда учат что Hi-Z внутри чипа крайне нежелательны? С INOUT понятно, но у меня всё однонаправленное.

Добавлено:
Ещё о использовании ИЛИ подумалось. Если у нас будет несколько сот модулей на линии, то такой гигантский OR будет весьма неэкономичен. А дерево из двухпортовых ИЛИ будет иметь отвратительные тайминги. Поэтому привлекает идея именно общей шины. Но похоже, в ПЛИС такое не сделать.

Неужели так сложно осилить даташит на используемое семейство и убедиться, что никакого «внутреннего Hi-Z» давным-давно в ПЛИС-ах не делают? И тем более нет документов на такую ересь. Вот и выше коллеги Вам уже пару раз про это намекнули.

И по поводу экономичности «гигантского двухпортового ИЛИ» с отвратительными таймингами это Вы тоже о чем-то сильно о своем… На все эти ваши 100 драйверов нужно всего 3 слоя логики и 21 6-и входовых LUT-в, думаю в 10нс задержки уложитесь, особенно с правильными констрейнами. А если и это много, тогда либо конвейеризация, либо пересмотр всей концепции консерватории.