Синтезатор 60-1000 МГц, с быстрой перестройкой по всему диапазону Опции

[sashko_g]

Можно ли теоретически построить синтезатор в диапазоне 60-1000 МГц со следующими характеристиками:
- шаг сетки частот: 1кГц;
- время перестройки на произвольную частоту: 10 мкс;
- спуры и гармоники хотя бы -60 дБн;
- энергопотребление менее 1 Вт;

Решение должно быть простым и энергоеффективным - сложные схемы с несколькими генераторами, переключаемыми фильтрами и т.д точно не подходят. Единственный вариант на данный момент - PLL+VCO типа HMC832. Если включить ручную калибровку и ширину петлевого фильтра 250 кГц можно добиться времени перестройки около 20-45 мкс при допустимой ошибке в 10 Гц (результат моделирования в ADIsimPLL).

Насколько я вижу из моделирования для Fractional-N PLL шаг сетки частот значения не имеет, можно получить шаг хоть в неколько Герц, поправьте если это не так.

Можно ли выжать еще быстродействие из этой микросхемы, возможно пожертвовав другими параметрами? Если нет, какие могут быть альтернативные варианты?

[sashko_g]

если потреблением пожертвовать, то AD9915.
а вот с dac39j82 можно и в 1Вт влезть если лишние ЦАПы и serdes усыпить.

AD9915 потребляет 2-3Вт, для портативного устройства вряд ли подойдет.
DAC39J82 - интересный вариант, получается этот ЦАП можно использовать как DDS. Потребление нужно посчитать, но вообще-то странно, что 16-разрядный ЦАП более экономичен чем узкоспециализированный 12-разрядный DDS.

Потребление с опорой или без? Шумы не имеют значения?
Можно посмотреть в сторону варианта DDS=MCU+DAC.

Потребление без опоры. Опора - скорее всего TCXO 10 или 28 МГц.
Самому делать DDS c тактовой более 2ГГц не хочется. И хотя рядом будет стоять мощная FPGA (цифровая часть тракта), я с трудом представляю как загнать в ЦАП >2GSPS данных с приличной разрядностью и чтобы это было энергоеффективно. Вообще желательно разделить цифровую и аналоговую части тракта, чтобы отлаживать их отдельно, а еще ставить отдельную FPGA специально для самодельного DDS будет не рационально.

Для HMC832 уровень 2,3 и 4 гармоник указан −20/−29/−45 dBc соответственно. Без пачки фильтров наверное не обойтись. Можно попробовать набрать их из недорогих LFCN от Mini-Circuits.

Вы меня озадачили. Через одну сточку ниже в даташите вообще страшный цифры:
fo/30 Mode at 3 GHz/30 = 100 MHz 2nd/3rd/4th −33/−10/−40 dBc
Это получается на 300МГц будет гармоника всего на 10 дБ ниже основной? Это же ерунда какая-то получается. Возмем плату WBX производителя Ettus (сайт схема). Там для приемной и передающей части используют синтезаторы ADF4350 в диапазоне от 100 до 4400 МГц (модулятор и демодулятор потом делят частоту на 2). По даташиту у этого синтезатора вторая/третья гармоники -20/-10 дБн Получается при работе на частоте 50МГц у передатчика на 150 МГц торчит такой же спектр всего на 10 дБ ниже? Это же в принципе не пройдет проверку по побочным излучениям. Никаких фильтров на выходе синтезатора кроме конденсатора 1000пФ и трансформатора там нет, никаких фильтров после смесителя тоже нет. Как это тогда работает?

Сообщение отредактировал sashko_g - Apr 12 2016, 09:21

[VCO]

Самому делать DDS c тактовой более 2ГГц не хочется. И хотя рядом будет стоять мощная FPGA (цифровая часть тракта), я с трудом представляю как загнать в ЦАП >2GSPS данных с приличной разрядностью и чтобы это было энергоеффективно.

Зачем >2ГГц? Я же всё выше объяснил: ФАПЧуете от опоры тактовую 300 МГц, делаете октаву 60-125 МГц и трижды умножаете на 2 до 1 ГГц. Классика жанра.

С потреблением, разумеется, придётся подолбаться. Но вы просили теоретически возможный альтернативный вариант - предложил первое, что пришло в голову.

Можно ещё поискать готовый DDS с тактовой до 300 МГц с умеренным потреблением и проделать с ним тоже самое. У ADI до 400 МГц несколько - выбирайте.

А если ограничиться ~2/3 октавы 60-100 МГц и взять AD9913, то вообще всё красиво получается - у него всего 50 мВт при 250 МГц, но архитектура немного усложнится. Правда тут уже насчёт спуров до -60 дБ на 1 ГГц я уже сильно сомневаюсь...