Общие вопросы Опции

[go2winner]

Доброго времени суток.
Я начал вторую итерацию своего обучения ПЛИС (XILINX). И появилось множество вопросов. Вот есть простая VHDL модель, отлаженная в симуляторе.

Какие шаги чтобы ее подконтрольно "залить" в ПЛИС нужно пройти? Просто обозначить контакты и прошить, это опять не то, как я понял.
С чего начинается (какие шаги) создание проекта с целью загрузить прошивку из готовой VHDL модели?

timing constraints как ими пользоваться? Есть ли литература /статьи (документацию начал читать). Как оценить проект по временным параметрам?
Как узнать время hold, setup в проекте? Как узнать возможны нарушения по временам и устранить их?

Как возможно устранить всякие возможные проблемы , которые могут всплыть?

Я пока пользуюсь ISE и ориентируюсь на xilinx spartan 6 серии .
_______________________________________________________
Проект создается через Planahead или ISE profect navigator?
Какую документацию необходимо изучить и держать под рукой включая на софт(документации много для себя пока держу несколько, связанных с DSP, IO.)
В общем хочется научиться так же на базовой уровне пользоваться ПО для ПЛИС, чтобы перед прошивкой быть в проекте уверенным и понимать на что он способен и какие ограничения имеет.

Приму любые толковые ссылки на статьи/литературу/обучалки/советы

PS. чтобы не засорять вторым топиком, еще один вопрос задам тут. Я столкнулся с такой ситуацией. Один и тоже проект на одно и том же кристалле в одной точке дает разные (две платы-два кристалла -одна и та же конфигурация) результаты. Т.к. проект не мой , но я как раз изучаю схожие вопросы, я хочу данный проект проверить на временные параметры. Как вот в таких ситуациях, когда используешь чужие проекты их сопровождаешь и устраняешь неисправности? (проект схемотехнический, в смысле не описан языком. ). И как оформлять свои проекты, чтобы их удобней и самому сопровождать и другим? Тк. кроме vhdl кода еще же нужно прикладывать какие-то данные (насйтроки среды и т.п.)

[go2winner]

Так ..
Т.к. мои проекты маленькие и простые с ними проблем пока нету. Я взял проект (не свой (писал выше об этом))
Включил timing constraints на тактовую частоту (хотя там несколько глоб сигналов...на каждый глобальный свой констрайн или минимально необходимо тактовый основной ограничить?)

Подождал пока соберется проект . и Полезли ошибки Static Timing. Как понять и как использовать эту информацию (я пока в общих чертах понимаю)?

Как определить на какой частоте тогда соберется проект? Какими путями возможно решения таких проблем ?

Как найти пути, которые подсвечиваются красным и исправить ситуацию?
вот к примеру,



Каков алгоритм действий в таких ситуациях?

[bogaev_roman]

Каков алгоритм действий в таких ситуациях?

Решайте проблемы по мере их поступления.
Конкретно меня смущает название источника клока - XLXN_9945 - что это? Зайдите в Tools->constraints editor и посмотрите, какие ограничения подчеркнуты красным (это то, что используется в качестве тактового сигнала, но реальные значения в ограничениях не прописаны). Вся логика должна быть синхронна, а это либо гэйтед клок (как уже писали), либо вообще какой-то сигнал, не имеющий к тактовому отношения. Теперь к клоку назначения - Inv_100 - классический переход сигнала от одного тактового домена в другой, т.е. Ваш сигнал зарождается на частоте XLXN_9945 и поступает в домен, работающей на частоте Inv_100. Вы вообще это планировали (если да, то каким образом реализован переход из одного тактового домена в другой)?
to Gorby

При временнОй симуляции (моделировании) схема работает "как настоящая", со всеми аппаратными задержками и проч. УзнАете много нового.

За 10 лет практики в области именно fpga ни разу не видел разработчика, который бы занимался симуляцией на уровне выше функционального с пользой для дела (чиста для себя поиграться да, сам gate-моделированием занимался). Для работоспособности достаточно функционального моделирования, правильное описание всех ограничений и отсутствие временных ошибок на анализаторе.
ЗЫ go2winner Для понимания процесса прохода сигнала по критическому пути ниже того, что Вы привели должен быть отчет о прохождении сигнала (следующие строчки). Там будет подробная интересная информация. А так на куске отчета видно только, что сигнал идет от триггера до триггера.

[Gorby]

За 10 лет практики в области именно fpga ни разу не видел разработчика, который бы занимался симуляцией на уровне
выше функционального с пользой для дела (чиста для себя поиграться да, сам gate-моделированием занимался).
Для работоспособности достаточно функционального моделирования, правильное описание всех ограничений и
отсутствие временных ошибок на анализаторе.

Ага, а потом "включаешь - не работает" (с)

Слова Вы говорите правильные.
Но "правильное описание всех ограничений" Вы сделаете ...никогда. Ну или за бесконечное время.

Чисто функциональная симуляция типа
if rising_edge (CLK) then
x <= y;
end if;

при определенных обстоятельствах работает не так, как Вы ожидаете. Там обязательно нужна задержка.
Или в зависимости от симулятора и особенностей проекта будете иметь глюки. Причем глюки принципиальные, системные.

А я вот никогда не делаю функциональную симуляцию. Только временнУю. Но зато с хорошим тестбенчем, внешней моделью ИС памяти
(с распознаванием ошибок), шина с реальными измеренными задержками и проч - это если делаю контроллер ДДР.
Такого перформанса Вы не достигнете только лишь с функциональной. Тогда зачем?! Быстрее симулирует? Но ведь симулирует НЕ ТО.