КП у переходных на слоях где нет подключения Опции

[toshas]

Добрый день!

МПП плата толщиной 2,5 мм, 16 слоев.
Присутствуют:
скоростные дифф пары,
несколько много потребляющих микросхем,
источники питания с поверхностным монтажем.

Это привело к наличию большого количества переходных отверстий на полигоны питания и земли.
Поскольку используются переходные с площадками во всех слоях, в сигнальных слоях возникли
трудности с трассировкой (местами переходы идут довольно плотной "стеной"
и каналов для прокладки сигнальных цепей не так много с учетом ограничений на зазоры).

Вопрос такой - можно ли убрать контактные площадки в сигнальных слоях у переходных отверстий,
идущих на полигоны питания или земли ?
Я так понимаю это уже довольно стандартная техника проектирования, в том же Altium например есть соответствующая команда.

Поскольку раньше не применяли такой подход появились вопросы:
1) Снижает ли это допустимую токовую нагрузку на переходное отверстие ?
2) Ухудшает ли это теплоотвод через переходное отверстие на полигон ?
3) Повышается ли вероятность брака при изготовлении ?
4) Повышается ли вероятность брака при дальнейшей эксплуатации ?

Из общих соображений (если все переходные сквозные, и плата сначала склеивается, а потом сверлиться и металлизируется) все 4 пункта не должны измениться.
Даже паразитная емкость станет поменьше, что может улучшить целостность сигнала (если говорить о переходных на скоростных дифф парах).
Так ли это ? Есть ли положительный/отрицательный опыт такого подхода ?

5) Если раньше было ограничение по расстоянию между проводником и контактной площадки переходного отверстия,
медь к меди скажем 0,1 мм. То каким будет такое ограничение без площадки, между дорожкой и отверстием ? 0,1 + допуск на точность сверления ?

6) В Altium специально оговорено убирать ли КП на внешних слоях или только на внутренних. Чем в процессе изготовления платы
КП на внешнем слое, если к ним нему нет подключения, отличается от КП на внутренних слоях ?


Спасибо!


p.s. Если я просто не нашел в поиске, где это уже обсуждалось, просьба подсказать.

[Владимир]

Вот о насущном.
Оказывается алтиум уже 2 года имеет эту фичу.
Прислали проект и просили найти, как это сделать, чтоб вернуть обратно. Иначе плата с браком пойдет. Зазоры 75 микрометров-- а тат разрешает до hole, доводить с таким же зазором. Отдельно до hole зазор не регулируется!!! Жуть.
Полчаса искал. Нашел-- теперь радуются.

Самое главное фича цепляется и к Via.
И при копировании Via в другой проект-- зараза передается.
В настройках VIA нет этого. Достать через свойства, инспектор, PCBLIB не возможно.
Посмотреть какие VIA PAD этим дерьмом не возможно.

Засада полная.
Подскажу как пользоваться только врагам.

Но свинью подложить можно, вредным людям.