Цифровая линия задержки Опции

[_Anatoliy]

Вот возникла необходимость реализовать цифровую линию задержки данных АЦП с высоким разрешением. Тактовая частота 300МГц, максимальная задержка 200мкс, данные представляют собой четыре фазы потока от АЦП, чип Arria V. На каждую фазу ставлю двухпортовку на M10K,адреса wr/rd по 16 бит.

Код

DelayLine: process (iclk,iReset)
begin
    if (iReset = '1') then
                address_rd <= (others => '0');
        wren <= '0';
    elsif (RISING_EDGE(iclk)) then
        wren <= '1';
        address_rd <= address_rd+1;
        address_wr <= address_rd + idata_delay;
        data_wr1 <= idata_sdr_a(11 downto 0);
        data_wr2 <= idata_sdr_a(23 downto 12);
        data_wr3 <= idata_sdr_b(11 downto 0);
        data_wr4 <= idata_sdr_b(23 downto 12);
        odata_sdr_a(11 downto 0) <= data_rd1;
        odata_sdr_a(23 downto 12) <= data_rd2;
        odata_sdr_b(11 downto 0) <= data_rd3;
        odata_sdr_b(23 downto 12) <= data_rd4;
    end if;
end process;

Проблема в том что не удаётся убрать минусовые слэки между регистрами address_rd,address_wr и входными регистрами адреса памяти. Колдовство с настройками фиттера ощутимого результата не дало. Может подскажете чего,коллеги? Не хватает всего 200ps...

[des00]

На каждую фазу ставлю двухпортовку на M10K,адреса wr/rd по 16 бит.

Итого задержка 64к. Я бы раздробил на 8 каскадов 8k если у вас ария не жизель (GZ) и 4 каскада по 16к если жизель. В противном случае, на выходе есть лишние мультиплексоры. Это дополнительно ограничивает размещение на кристалле. Задержка на 8к (13 бит) для 64бит свободно разводиться на 337 на C5.