Моделирование ПЛИС при помощи модели Си++?, Насколько распространено, какая ниша Опции

[Koluchiy]

Поступила тут идея при помощи специальной программы транслировать код Verilog в Си++, потом это компилировать и производить симуляцию при помощи получившегося .ехе файла.
Попробовали в программе Верилятор - на простых примерах работает.
Одна пока проблема - не понимает конструкции Verilog2001 и новее.

Кто-нибудь пробовал таким макаром симулировать большие проекты?
Какими программами для конвертации пользуетесь?
Какие подводные камни?

[Vadim]

Поступила тут идея при помощи специальной программы транслировать код Verilog в Си++, потом это компилировать и производить симуляцию при помощи получившегося .ехе файла.

Свежая идея Так работает, например, VCS.

Одна пока проблема - не понимает конструкции Verilog2001 и новее.

Очень странно. Он умеет некоторым образом даже SV. Но только синтезируемые конструкции.

Кто-нибудь пробовал таким макаром симулировать большие проекты?

Свой последний проект таким образом симулировал. Только вот не знаю, большой он или нет

Какими программами для конвертации пользуетесь?

Ну verilator же

Какие подводные камни?

Verilator не умеет 4-значную логику, он её преобразует в 2-значную. Мне пришлось писать на SystemC дополнительные модули, а в синтезируемых исходниках использовать макросы, чтобы без модификации скармливать их и verilator-у, и симулятору, и синтезатору.

[Koluchiy]

Свежая идея Так работает, например, VCS.

И как его скорость симуляции по сравнению с Questa?

Очень странно. Он умеет некоторым образом даже SV. Но только синтезируемые конструкции.

Модели хилых корок, подсунутые в Верилятор, постоянно ругаются на всякие deassign и т.п.. Или есть свежая версия, которая всё это нормально кушает?