Прошу дать оценку трассировки, DDR3 и Ethernet 1G Опции

[UnDerKetzer]

Добрый день, коллеги.
Если есть возможность, покритикуйте, пожалуйста, трассировку Zynq-DDR3 (2 чипа), и взгляните на Ethernet. Основной интерес, конечно, к DDR3.

Сразу структурирую некоторые моменты по дизайну, которых придерживался:
- Два чипа, топология Fly-By, после последнего чипа стоят терминаторы на всех линиях группы ADDR/CTRL.
- Процесс выглядел так: все линии группы ADDR/CTRL подводились к первой микросхеме, затем выравнивались. После чего тянулись ко второй микросхеме и снова выравнивались. Для некоторых линий в группе можно видеть "бесполезный" прыжок на слой TOP (красный) и переход обратно - это для выравнивания по высотам и по временам распространения в слоях, т.е. все линии делают одинаковое кол-во переходов на одинаковые слои и занимают на них почти одинаковое расстояние.
- В каждом байтлайне применялся бит-свопинг, но первые биты (0, 8, 16, 24) оставались на своих местах.
- Сиганлы выровнены в пределах байтлайна.
- Импеданс диффпар 75.8/80.8 Ом для внутренних и внешних слоев соответственно.
- Импеданс single-ended линий 40.2/47 Ом для внутренних и внешних слоев соответственно.
- Конечно, каждый сигнальный слой опирается на плейн.
- Препрег между GND и PWR плейнами 100 микрон.
- Выравнивания между последним чипом и терминатором не выполнялось: логика подсказывает, что этого делать вовсе не обязательно, ведь в сущности нет разницы, сколько времени сигнал будет бежать от последнего чипа до терминатора. Или я не прав?
- К сожалению, пришлось не очень красиво поступить с клоком - на суммарной дистанции 7мм проводники пары расходятся с 0.1 до 0.6мм (см. картинку в аттаче). Насколько это может быть критично?

Схема питания DDR3 еще не доведена до ума, туда можно особо не смотреть. Ethernet же закончен полностью.

В целом, серьезных подлянок от дизайна не жду, поскольку довольно строго соблюдал требования, но буду очень, очень признателен за любые советы/оценку.
Если кому лень качать архив, дополнил пост скриншотами.
Спасибо!

Сообщение отредактировал UnDerKetzer - Aug 19 2016, 22:52

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 Desktop.rar ( 3.35 мегабайт ) Кол-во скачиваний: 67

 

[EvilWrecker]

ближе к вечеру (шутки ради) скину пример на основе вашей разводки.

Собственно о чем речь- см. скриншот: на вашей плате полно места чтобы не только развести ддр3 и все остальное, но и выровнять это и разделить полигоном соседние сигналки без каких-либо проблем. Полагаю у вас этого не выходит по следующим причинам:

- чрезмерную площадь отводите под выравнивание и не в тех местах где надо
- начинаете выравнивать в неправильном порядке и не в тех местах где надо
- пинсвап в байтлейне не самый удачный
- сегменты меандра имеют чрезмерный размер

К слову на картинке расстояние между проводниками не менее 0.26мм(кроме отверстий) при трассе 0.13мм, в расчете что у вас 40 Ом проводники.

ПС. Если сумеете разделить идущие подряд сигнальные слои путем пресловутый переработки ддр3 линий, могу закинуть пару-другую 3д моделей микросхем для вашего проекта. В смысле, нормальных, сделанных мной вручную- скажем как на приложенной картинке.


UPDATE- опередили меня пока писал свой комментарий

Попытался достичь компромисса, дабы иметь низкоиндуктивную емкостную связь GND-VCC плейнов, поэтому такая структура слоев.

Что вы подразумеваете под индуктивностью между этими плейнами?

А чтобы не было межслойных кроссталков, проложил 3 препрега между сигнальными слоями, т.е. имею 0.5мм зазор между ними. Но вы правы: следует минимизировать параллельные участки, я на каком-то этапе совсем упустил это из виду.

При таком наложении врядли поможет- иногда(очень иногда) так можно например делать на толстых 6 слойках, как например в случае Tegra K1, но и то смотря какая расстановка компонентов- в общем случае это порочная практика. В случае конкретики где это применимо свои нюансы.

Хуже точно не будет: аналоговая часть потребляет мало, а перестраховаться стоит, раз есть бесплатная возможность.

Возможно что и будет- дело не в потреблении а конфигурации возвратного пути токов.

но не все моменты мне ясны

Те моменты в смысле самой геометрии уже отсылают в электродинамику, но доступное объяснение есть в тех же гайдах.

Эскизы прикрепленных изображений