Прошу дать оценку трассировки, DDR3 и Ethernet 1G Опции

[UnDerKetzer]

Добрый день, коллеги.
Если есть возможность, покритикуйте, пожалуйста, трассировку Zynq-DDR3 (2 чипа), и взгляните на Ethernet. Основной интерес, конечно, к DDR3.

Сразу структурирую некоторые моменты по дизайну, которых придерживался:
- Два чипа, топология Fly-By, после последнего чипа стоят терминаторы на всех линиях группы ADDR/CTRL.
- Процесс выглядел так: все линии группы ADDR/CTRL подводились к первой микросхеме, затем выравнивались. После чего тянулись ко второй микросхеме и снова выравнивались. Для некоторых линий в группе можно видеть "бесполезный" прыжок на слой TOP (красный) и переход обратно - это для выравнивания по высотам и по временам распространения в слоях, т.е. все линии делают одинаковое кол-во переходов на одинаковые слои и занимают на них почти одинаковое расстояние.
- В каждом байтлайне применялся бит-свопинг, но первые биты (0, 8, 16, 24) оставались на своих местах.
- Сиганлы выровнены в пределах байтлайна.
- Импеданс диффпар 75.8/80.8 Ом для внутренних и внешних слоев соответственно.
- Импеданс single-ended линий 40.2/47 Ом для внутренних и внешних слоев соответственно.
- Конечно, каждый сигнальный слой опирается на плейн.
- Препрег между GND и PWR плейнами 100 микрон.
- Выравнивания между последним чипом и терминатором не выполнялось: логика подсказывает, что этого делать вовсе не обязательно, ведь в сущности нет разницы, сколько времени сигнал будет бежать от последнего чипа до терминатора. Или я не прав?
- К сожалению, пришлось не очень красиво поступить с клоком - на суммарной дистанции 7мм проводники пары расходятся с 0.1 до 0.6мм (см. картинку в аттаче). Насколько это может быть критично?

Схема питания DDR3 еще не доведена до ума, туда можно особо не смотреть. Ethernet же закончен полностью.

В целом, серьезных подлянок от дизайна не жду, поскольку довольно строго соблюдал требования, но буду очень, очень признателен за любые советы/оценку.
Если кому лень качать архив, дополнил пост скриншотами.
Спасибо!

Сообщение отредактировал UnDerKetzer - Aug 19 2016, 22:52

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 Desktop.rar ( 3.35 мегабайт ) Кол-во скачиваний: 67

 

[EvilWrecker]

В этом-то и проблема: мне видится проблема межслойных кроссталков надуманной при конкретном стекапе. Предварительная оценка это подтверждает. А значит разделение этих слоев не является необходимым.

А, ну раз такое дело- то вперед Гайды, рекомендации и пр. дураки же пишут. А есть вообще пропащие люди- они семинары целые организуют, вебинары там, курсы всякие посвященные указанным аспектом. Впрочем есть еще более глупые люди- те кто в лабораториях сидят и сначала симулируют, потом измерят на реальном образце а позже интересные бумаги пишу. Одни идиоты вокруг, да

От себя добавлю- в какие расчеты вы лезете, если вы даже доки производителей до конца не можете почитать и применить?

Да какую ни возьми, всегда будет опорный слой под микрополоском. Правила зазора для линий и для плейнов одинаковы - 0.1мм (см. аттач).

+

Ну да, нормальный. Пожалуйста, скажите, в чем там, по-вашему, проблема. Я искренне не понимаю.

В N-й раз предлагаю вам пересмотреть (в гайдах, мануалах, требованиях производителя и пр) сперва наперво расстояние от хайспида до края полигона(в том числе сделанным антипадом) и требования/рекомендации касающиеся расстояний например между битами из одного байтлейна.

Проблема: высокий уровень перекрестных помех для параллельных трасс.
Доп. коллизия: увеличить зазор нельзя, поскольку с обеих сторон мешают виасы.

Эти "коллизии" есть только потому что вы изначально неудачно развели память- специально чтобы подчеркнуть этот момент прикладывал скриншоты ранее.

Решение: увеличить зазор между агрессором и жертвой. Можно получить увеличение зазора путём уменьшения ширины трассы. Сделал - получил -5дБ, проблема невилировалась.

Избегая оценок этих не имеющих смысла расчетов нельзя не отметить следующее - ну увеличили вы зазор под бга, отлично. А вне бга?

Это не подавление неиспользуемых падов.

У вас на соответствующем слое у подключенных виа нет кп.

[UnDerKetzer]

А, ну раз такое дело- то вперед Гайды, рекомендации и пр. дураки же пишут. А есть вообще пропащие люди- они семинары целые организуют, вебинары там, курсы всякие посвященные указанным аспектом. Впрочем есть еще более глупые люди- те кто в лабораториях сидят и сначала симулируют, потом измерят на реальном образце а позже интересные бумаги пишу. Одни идиоты вокруг, да
От себя добавлю- в какие расчеты вы лезете, если вы даже доки производителей до конца не можете почитать и применить?

Я разве где-то говорю, что они писаны дураками?

В N-й раз предлагаю вам пересмотреть (в гайдах, мануалах, требованиях производителя и пр) сперва наперво расстояние от хайспида до края полигона(в том числе сделанным антипадом) и требования/рекомендации касающиеся расстояний например между битами из одного байтлейна.

Вы про полигон опорный? Так нет таких требований. Сказано: сигнальный проводник должен опираться на опорный слой. Все.

А вообще не хочу спорить. Сколько раз встречал расхождения в дизайне для референсных плат - не счесть. Сейчас как раз порылся, и вот что нашел.

Неразделенные плейном сигнальные слои.
Вот вы говорите, что кроссталки межслойные могут создать проблему. Посмотрите на дизайн ZedBoard, которая тиражируется тысячами - у них точно такой стекап, как и у меня, но сигнальные слои, на которых разведены трассы DQ, разделены препрегом 0.125мм! У меня же эта цифра в 4 раза выше - 0.51мм. Уровень перекрёстной помехи квадратично завязан на расстояние, а значит у меня уровень перекрёстных помех, обусловленных межслойной связью в 16 раз меньше, нежели в плате ZedBoard, которая является работоспособной. Отойдем от арифметики и заложим запас в 2 раза, все равно уровень помех у меня ниже в 8 рах.
Т.е. им это не мешает, а мне при таком огромном зазоре - помешает?

Ну и вот еще что: дока от микрана TN-46-14, fig2 показывает допустимый 4-х слойный стекап.
2й и 3й сигнальные слои не имеют плейна между собой, лишь препрег, рекомендуемая толщина которого 4-6mil = 0.1-0.15mm!


Зазоры.
Вот гайд микрановский говорит вынь да положь 12mil зазор для data lane. Это 0.3мм! Берем плату OpenRex, у них регулярно встречается зазор 0.125мм. И это не делает дизайн неработоспособным, поскольку протяженность таких участков мала.
И почему тогда дизайн OpenRex работоспособен, а мой сразу обратится в тыкву?
Та же дока от микрана TN-46-14 вообще нормирует нижний порог зазора в 8mil = 0.2мм. Так в чем же тогда такие серьезные проблемы моего дизайна, кроме того, что вам эстетически не нравится он?


Да, разумеется, в некоторых местах у меня есть несоблюдения скурпулёзных рекомендаций от вендоров. Невозможно соблюсти их на 100%, всегда ищется компромисс, а вы меня за этот компромисс отчитываете.

Эти "коллизии" есть только потому что вы изначально неудачно развели память- специально чтобы подчеркнуть этот момент прикладывал скриншоты ранее.

Да, не вполне удачно.

Избегая оценок этих не имеющих смысла расчетов нельзя не отметить следующее - ну увеличили вы зазор под бга, отлично. А вне бга?

А вне БГА у меня зазоров меньше 0.225 и нет.

У вас на соответствующем слое у подключенных виа нет кп.

А, уточню у резонита, можно ли так поступать.