Прошу дать оценку трассировки, DDR3 и Ethernet 1G Опции

[UnDerKetzer]

Добрый день, коллеги.
Если есть возможность, покритикуйте, пожалуйста, трассировку Zynq-DDR3 (2 чипа), и взгляните на Ethernet. Основной интерес, конечно, к DDR3.

Сразу структурирую некоторые моменты по дизайну, которых придерживался:
- Два чипа, топология Fly-By, после последнего чипа стоят терминаторы на всех линиях группы ADDR/CTRL.
- Процесс выглядел так: все линии группы ADDR/CTRL подводились к первой микросхеме, затем выравнивались. После чего тянулись ко второй микросхеме и снова выравнивались. Для некоторых линий в группе можно видеть "бесполезный" прыжок на слой TOP (красный) и переход обратно - это для выравнивания по высотам и по временам распространения в слоях, т.е. все линии делают одинаковое кол-во переходов на одинаковые слои и занимают на них почти одинаковое расстояние.
- В каждом байтлайне применялся бит-свопинг, но первые биты (0, 8, 16, 24) оставались на своих местах.
- Сиганлы выровнены в пределах байтлайна.
- Импеданс диффпар 75.8/80.8 Ом для внутренних и внешних слоев соответственно.
- Импеданс single-ended линий 40.2/47 Ом для внутренних и внешних слоев соответственно.
- Конечно, каждый сигнальный слой опирается на плейн.
- Препрег между GND и PWR плейнами 100 микрон.
- Выравнивания между последним чипом и терминатором не выполнялось: логика подсказывает, что этого делать вовсе не обязательно, ведь в сущности нет разницы, сколько времени сигнал будет бежать от последнего чипа до терминатора. Или я не прав?
- К сожалению, пришлось не очень красиво поступить с клоком - на суммарной дистанции 7мм проводники пары расходятся с 0.1 до 0.6мм (см. картинку в аттаче). Насколько это может быть критично?

Схема питания DDR3 еще не доведена до ума, туда можно особо не смотреть. Ethernet же закончен полностью.

В целом, серьезных подлянок от дизайна не жду, поскольку довольно строго соблюдал требования, но буду очень, очень признателен за любые советы/оценку.
Если кому лень качать архив, дополнил пост скриншотами.
Спасибо!

Сообщение отредактировал UnDerKetzer - Aug 19 2016, 22:52

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 Desktop.rar ( 3.35 мегабайт ) Кол-во скачиваний: 67

 

[EvilWrecker]

зато опыт прибывает быстро.

Опыт в чем? Вы еще не разобравшись в псб дизайне пытаетесь залезть в область симуляции- это примерно тоже самое что осваивать пакеты типа HFSS/ADS не зная электродинамики. Смысла нет в таком опыте

Да, вы правы насчет edge coupled и broadside coupled. Может знаете методику расчета?

Ваш вопрос примерно звучит так: я хочу засунуть голову в раскаленную печь, перед этим хочу рассчитать позицию головы такую, чтобы не сгореть.

По поводу войдов: пересечения нет в дизайне. Есть одно место, где проводник идет вдоль края, это кстати тоже не смертельно, ведь обратный ток просто чуть сместится, но в целом останется под дорожкой. Однако, эти моменты я пофиксил.

Очень хочется потролить, но воздержусь на этот раз. Пересечение воидов у вас есть даже сейчас, есть также проводники которые лежат близко к разрыву или выходят за его границы. Про обратный ток комментировать не буду ибо это маразм.

В любом случае по прикидкам при условии минимизации параллельных участков серьезного влияния быть не должно. Это, конечно, в большей мере гадания, но интуиция подсказывает так.

Сами себе и ответили.

Я это понимаю, но перенос планок (и обвязки) и переразводка - это несколько дней работы. Не хочу упрямиться, но не вижу серьезной причины проделывать все это.

При вашей плате это делается за один рабочий день - 2 планки на 10 слойке при километровой борде это ничто. Если и это кажется сложным, просто выкиньте планки и поставьте МСР, в вашем случае станет еще проще: такое делать примерно несколько часов

В тех местах, где линии DDR3 выходят по двое из под Цинка, сделал neck-down'ы.

Если подразумевается то что на скриншоте, это это не неки а ерунда какая-то. Ну и опять же, никому это не нужно- любой из байтлейнов разводится на одном слое с приемлемыми зазорами. А вы таки не смогли при 10 слоях эти самые зазоры обеспечить .

Параллельные участки на близких сигнальных слоях также минимизированы.

Убрали в одном, поставили в другом.

Сейчас зазор от земляного полигона на сигнальном слое до проводника (0.13мм) составляет 0.4мм. Допустимо ли сократить отступ?

А вы в том же сатурне прикиньте зазор от линии до полигона в калькуляторе импеданса- когда перестанут происходить значимые изменения, то это и будет хороший зазор. Но такое лучше считать уже в Polar, хотя и в сатурне прикидка будет очень хорошая.

Методика оценки межслойных кроссталков - есть ли такая? Знаком-ли кто-нибудь с ней?

Дык, гуглите по соответствующим кейвордам, в чем проблема то?

вы обвели красным терминаторы (последняя картинка в аттаче). Поделитесь, что с ними не так

Асимметричный баланс меди у пинов конденсаторов и хайспид под острым углом.

ПС. Резюмируя- особо значимых изменений нет, но очевидно что вы некорректно назначаете правила по зазорам между цепями: нужно генерировать правило "трасса-трасса", вы же приплетаете еще и переходное из-за чего у вас гигантские антипады. Учитывая то что вы крутите меандры вокруг переходных, то те самые воиды и всплывут.

Условно говоря, для того чтобы ваш дизайн перестал быть г, нужно сделать 2 простые вещи: хайспиды полигоном разделить и зазоры нормальные ввести, причем не только между хайспидами. Ну и совет небольшой: в альтиуме не используйте свойство plane, заливайте соответствующие слои обычными полигонами.

Эскизы прикрепленных изображений

 

[Владимир]

Ну и совет небольшой: в альтиуме не используйте свойство plane, заливайте соответствующие слои обычными полигонами.

совет хороший

[UnDerKetzer]

совет хороший

Можно чуть развёрнутей?
Кроме DFN-based проблемы, когда остаются неподключенные кусочки меди, вроде бы других нет?..

[Владимир]

Можно чуть развёрнутей?
Кроме DFN-based проблемы, когда остаются неподключенные кусочки меди, вроде бы других нет?..

есть. и бывает может привести при невнимательности к нехорошему результату.
В ветке про алтиум несколько тем поднималось по этим проблемам.