Входной буфер ПЛИС, подробности схемотехники Опции

[embddr]

Здравствуйте!

Как известно, большинство ПЛИС поддерживают различные стандарты ввода-вывода на своих пинах. При этом, стандарты часто сильно отличаются как по логическим уровням, так и по схемотехнике входных/выходных каскадов.

В связи с этим вопрос: действительно ли в ПЛИС реализованы все разновидности буферов в виде коммутируемых схемных ячеек, или всё делается на базе одного буфера с переключением какой либо обвязки?
Например, используется ли в ПЛИС "настоящий" входной буфер LVCMOS или это какой нибудь дифференциальный каскад, который используется как на LVCMOS, так и на SSTL, HSTL и пр?

[vova2211]

IO SELL в совеременных FPGA это достаточно сложный аппарат, с кучей транзисторов , резисторов и клампинг диодов. Они отличаются не только по стандартам , а также в каждом стандарте поддерживают разные модели входных статических/динамических терминаций (ODT и тд)и сил тока выхода. Для разной силы тока на выходе парралельно стоят несколько фетов на П и на Н, которые открываются одновременнно, с целью снизить выходное сопротивление.
Легче всего изучить устройство IO SELL по Spice модели, которую можно запросить у производителя, подписав NDA (Неразглашайку).
Если вас интереуют сами графики поведения ток/напражение/ время - открывайте IBIS модель, он читабельный . Ментор даже дает скачать IBIS Viewer нахаляву.