Здравствуйте!
Как известно, большинство ПЛИС поддерживают различные стандарты ввода-вывода на своих пинах. При этом, стандарты часто сильно отличаются как по логическим уровням, так и по схемотехнике входных/выходных каскадов.
В связи с этим вопрос: действительно ли в ПЛИС реализованы все разновидности буферов в виде коммутируемых схемных ячеек, или всё делается на базе одного буфера с переключением какой либо обвязки?
Например, используется ли в ПЛИС "настоящий" входной буфер LVCMOS или это какой нибудь дифференциальный каскад, который используется как на LVCMOS, так и на SSTL, HSTL и пр?
Полная версия этой страницы: Входной буфер ПЛИС
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Возьми конкретную интересующую модель ПЛИС и посмотри её даташит. Обычно там всё подробно описано.
Вопрос какой-то у Вас неконкретный, не указаны: ни тип ПЛИС (FPGA/CPLD), ни производитель, ни семейство ПЛИС. Однако же попробую умеренно конкретно ответить.
Для FPGA Xilinx 7-го семейства Artix-7/Kintex-7/Virtex-7 в I/O Block'ах используются 2 вида входных буферов: униполярные и дифференциальные.
Униполярные буферы питаются от VCC (для HP от 1.2В до 1.8В, для HR от 1.2В до 3.3В), дифференциальные - от VCCAUX (только 1.8В).
Соответственно, на диф. вход крайне вредно подавать что-либо надолго превышающее VCCAUX.
Стандарты, использующие Vref (например SSTL) используют дифференциальные входные буферы.
Для FPGA Xilinx 7-го семейства Artix-7/Kintex-7/Virtex-7 в I/O Block'ах используются 2 вида входных буферов: униполярные и дифференциальные.
Униполярные буферы питаются от VCC (для HP от 1.2В до 1.8В, для HR от 1.2В до 3.3В), дифференциальные - от VCCAUX (только 1.8В).
Соответственно, на диф. вход крайне вредно подавать что-либо надолго превышающее VCCAUX.
Стандарты, использующие Vref (например SSTL) используют дифференциальные входные буферы.
IO SELL в совеременных FPGA это достаточно сложный аппарат, с кучей транзисторов , резисторов и клампинг диодов. Они отличаются не только по стандартам , а также в каждом стандарте поддерживают разные модели входных статических/динамических терминаций (ODT и тд)и сил тока выхода. Для разной силы тока на выходе парралельно стоят несколько фетов на П и на Н, которые открываются одновременнно, с целью снизить выходное сопротивление.
Легче всего изучить устройство IO SELL по Spice модели, которую можно запросить у производителя, подписав NDA (Неразглашайку).
Если вас интереуют сами графики поведения ток/напражение/ время - открывайте IBIS модель, он читабельный . Ментор даже дает скачать IBIS Viewer нахаляву.
Легче всего изучить устройство IO SELL по Spice модели, которую можно запросить у производителя, подписав NDA (Неразглашайку).
Если вас интереуют сами графики поведения ток/напражение/ время - открывайте IBIS модель, он читабельный . Ментор даже дает скачать IBIS Viewer нахаляву.
Спасибо за ответы.
Конкретизирую: интересует входные буферы Altera Arria V.
В даташите, конечно, такой информации не дают, однако по значениям границ входного напряжения можно предположить, что входной каскад LVCMOS там настоящий. Но это только предположение.
Получить spice модель - это самый лучший вариант. IBIS не годится, т.к. нужно знать, что на выходе у входного буфера.
Конкретизирую: интересует входные буферы Altera Arria V.
В даташите, конечно, такой информации не дают, однако по значениям границ входного напряжения можно предположить, что входной каскад LVCMOS там настоящий. Но это только предположение.
Получить spice модель - это самый лучший вариант. IBIS не годится, т.к. нужно знать, что на выходе у входного буфера.
Цитата(embddr @ Sep 26 2016, 14:15) 
Конкретизирую: интересует входные буферы Altera Arria V. В даташите, конечно, такой информации не дают, однако по значениям границ входного напряжения можно предположить, что входной каскад LVCMOS там настоящий. Но это только предположение.
1. Стр. 135 Arria V Device Handbook Volume 1: Device Interfaces and Integration, https://www.altera.com/en_US/pdfs/literatur...ia-v/av_5v2.pdf
2. Table 5-6: Supported I/O Standards in FPGA I/O for Arria V Devices
3. Например, 3.3 V LVTTL/3.3 V LVCMOS
4. Тогда Standard Support: JESD8-B
5. JEDEC SOLID STATE TECHNOLOGY ASSOCIATION
https://www.jedec.org/standards-documents/r...ue&sort=asc
http://www.designers-guide.org/Forum/Attac...s/JDEC_3_3V.pdf
http://www.jedec.org/sites/default/files/docs/jesd8c-01.pdf
Цитата(embddr @ Sep 26 2016, 14:15)
Получить spice модель - это самый лучший вариант.
Кое-что здесь
https://www.altera.com/support/support-reso...est/hspice.html
Спасибо!
Это интересно, но не совсем то, что нужно - эти модели не позволяют посмотреть, что на выходе входных буферов.
Цитата(BackEnd @ Sep 26 2016, 23:43)
Это интересно, но не совсем то, что нужно - эти модели не позволяют посмотреть, что на выходе входных буферов.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.