CSI-2 на Spartan6 и Cyclone4, максимальная частота LVDS? Опции

[AVR]

Есть две платы с Xilinx Spartan 6 и Altera Cyclone 4. Не могу найти в их описаниях, какова максимальная частота может быть на выводах в режиме LVDS? Необходимо реализировать интерфейс MIPI CSI-2 (camera serial interface), он использует несколько LVDS линий с частотами до 900 мегабит по каждой.

Вопрос: смогу ли я выжать такие частоты на имеющихся Spartan 6 или Cyclone 4? Или такие ПЛИС просто не подходят.

Задачи: сериализация на такой высокой частоте.

[Major]

Подскажите по CSI-2,
Обмен данными всегда только в режиме HS.
Состояние LPS между пакетами (точнее между EoT и SoT) надо выставлять Только на линии данных?
Или тактовую линию так же необходимо перевести в LPS?
Если тактовая не рваная, в спектре забор в конкретном месте. Приемник в режиме всегда-HS проще.
Еще есть экономия по памяти и ширине канала: T[CLK-POST]+T[CLK-TRIAL]+T[LPX]+T[CLK-PREPARE]+T[CLK-ZERO]+T[CLK-PRE] ~ (60+52*UI+50+300+8*UI) ~ 410+40 ~ 450 ns на каждый short/long пакет.

753 9.7 Packet Spacing
754 Between Low Level Protocol packets there must always be a transition into and out of the Low Power State
755 (LPS). Figure 55 illustrates the packet spacing with the LPS.