Прошу посоветовать на чём сделать задержку, Микросекунды Опции

[TheMad]

Приветствую всех!
Посоветуйте пожалуйста как реализовать задержку.
На входе - импульс с компаратора (какой поставлю такой и будет - это насчёт выходных уровней). После его фронта должен формироваться импульс небольшой произвольной (единицы-десятки нс) длительности с задержкой относительно фронта входного импульса в диапазоне 3-10 мкс (лучше - 3-20 мкс). Важно чтобы джиттер оставался в пределах 10 нс (лучше 5). Гугление даёт массу микросхем наносекундного плана, мне они не подходят.
Крайне желательна жёсткая логика.
Спасибо!

[_pv]

задержка должна быть изменяемая/программируемая?
а то можно просто RC цепочка и буфер после компаратора, например лог XOR (SN74LVC1G86) который еще одной небольшой RC цепочкой между входами будет выходной импульс 10нс делать?

[magnum16]

задержка должна быть изменяемая/программируемая?
а то можно просто RC цепочка и буфер после компаратора, например лог XOR (SN74LVC1G86) который еще одной небольшой RC цепочкой между входами будет выходной импульс 10нс делать?

на RC будет джиттер больше, проверено.

[_pv]

на RC будет джиттер больше, проверено.

больше чем что?
чем у аналогового интегратора и аккуратного компаратора, по сравнению с RC цепочкой и входом логики, ну наверное.

быстрая логика, в качестве буфера клоков, джиттер в единицы пс вполне обеспечивает.
если фронты в тысячу раз завалить и сделать из наносекундных микросекундными, то в худшем случае джиттер вырастет пропорционально, что всё равно не так плохо для требуемых ТСом 10нс.

Или вот эти счётчики: http://www.nxp.com/products/discretes-and-...mp;tab=Products

да проще наверное тогда из 74LVC74 собрать,
у TI есть AUC серия логики немного побыстрее.

[magnum16]

больше чем что?
чем у аналогового интегратора и аккуратного компаратора, по сравнению с RC цепочкой и входом логики, ну наверное.

быстрая логика, в качестве буфера клоков, джиттер в единицы пс вполне обеспечивает.
если фронты в тысячу раз завалить и сделать из наносекундных микросекундными, то в худшем случае джиттер вырастет пропорционально, что всё равно не так плохо для требуемых ТСом 10нс.

Джиттер можно оценить исходя из времени нарастания напряжения. Пусть логика 5 В, с фронтом 2 нс дает джиттер 1 пс скв. Время нарастания 2500 В/мкс. Для RC задержки 10 мкс время нарастания вблизи 2,5 В будет около 0,16 В/мкс. Соответственно джиттер будет 1 пс*2500/0,16 = 15 нс. Понятно, что это оценка, но она показывает, что в тз можно не вписаться. Для интегратора с компаратором можно увеличить время нарастания в несколько раз за счет линейности и увеличения уровня сравнения.

Сообщение отредактировал magnum16 - Oct 24 2016, 15:03