От какого значения <длина LVDS> * <частота DDR сигнала> надо выдерживать волновое сопротивление, и от какого значения того же параметра - выравнивать дорожки Опции

[iiv]

Добрый день,

есть LVDS сигнал, вернее 18 пар, работающих на 160МГц по обоим фронтам, конкретно с adc16dv160, который идет на ICE40HX8K-CT256.

Дорожки получаются по длине от 12 до 21мм, внутри пар не более 4мм разброс, есть соблазн не заморачиваться:

1. по длине внутри пар,
2. по длине между пар,
3. волновым сопротивлением,

ибо каждый из этих параметров удорожает процесс изготовления (выравнивание приведет к увеличению длины и переходу на 0.1-0.15мм, при большей длине волновым придется заморочиться, что приведет к 8-ми слойке).

Мои соображения по поводу п.1 и п.2: если у меня по двум фронтам 160МГц, то при разнице в 9мм по дорожкам, перекос фронтов у меня будет составлять 1/35 от длины одного бита или 90ps, что вроде даже больше джиттера плиски.

С волновым сопротивлением у меня нет понимания, но есть подозрение, что при коротких дорожках это не сильно важно. Могу сверху приклеить листочек заизолированной и заземленной меди, чтобы получить этот импеданс

Подскажите, пожалуйста, ответы на мои вопросы!

EDIT: нашел поставщика с 4-х слойной платой с 0.102мм препрегом, в общем-то вопрос становится не актуальным по причине цены и интересен ответ только в качестве любопытства.

Спасибо!

ИИВ

[EvilWrecker]

так я же и поставил в 2мм от корпуса (первый ряд в 2мм, второй в 3мм) разве это не близко?

В данном случае расстояние "до корпуса" несколько вторично, поскольку под корпусом у Вас проводники еще тянутся и тянутся. Упомянуто было это расстояние к тому, что на первой картинке все стоит в одном слое, соответственно предлагаемые изменения выглядели бы так:

- задвинуть резисторы максимально близко к корпусу микросхемы
- под ней уже все подчистить, поукорачивать и привести в порядок

Т.е одно одно тянет другое, второе третье и и т.д.

правильно, поэтому я взял две такие пары, дискретизовал их конечными элементами, записал уравнение Максвелла, ввел граничное 160МГц по первой паре, и посчитал распределенный S-параметр на второй паре, даже не явную разностную схему не пришлось использовать, прямой решалкой с маленькими шажками все устойчиво сошлось и показало мне, что влияние будет довольно маленьким. Как такое будет работать на других частотах и других геометриях, у меня чувства нет, но по задаче мне же это не требуется.

Это похвально что Вы владеете теорией на таком уровне(я даже завидую слегка), однако повторюсь дело не влиянии между проводниками- вроде у IEEE было несколько бумаг с теоретическими выкладками, которые показывают именно проблемы возникающие при прокладке хайспидов под прямым углом: пока был членом достаточно долго изучал соответствующий тему. Примерно все из той же степи, что и срезание угла на 90гр повороте у проводника. Т.е речь идет о целостности сигнала внутри пары/проводника.

Вопрос, может мне стоит делать пару либо полностью по верхнему, либо полностью по нижнему слою, так вроде правильнее, скажите, пожалуйста?

Сложно точно сказать потому что для оценки у бга должны быть как минимум все фанауты поставлены на внутренние слои, но по вашей картинке все выглядит так что должно вполне умещаться на одном.

упрусь но не сдамся и сделаю это все на 4-х слойке с 0.25мм дырками и 0.102 или 0.088 толщиной между крайними слоями. Денег на более дорогой дизайн у меня нет, я из своих эту разработку финансирую.

Понятно Тем не менее скажу Вам что разница в цене мелу 4 и 6 слоями не гигантская от слова "совсем". Это так, на всякий.

длина корпуса 1мм, ширина 0.5мм, ширина контактных площадок 0.2мм, то есть расстояние между контактами 0.6мм.

Очевидно что для падов и расстояния между ними у Вас неправильные цифры- такое не снилось даже яблочникам. Тут даже если в 2 раза увеличит пад, все равно мало

а этот термин я еще не знаю, пожалуйста, подскажите, к чему он относится, а то гугл что-то не то выдает.

Посмотрите тут

спасибо! Лестно! Я по профессии - вычислительный математик, но жизнь заставила, в прошлом году около 50кв м плат сам спроектировал и спаял, поэтому, когда я что-то новое делаю, меня по всем темам электроникса и колбасит sm.gif

Понятно- тогда со своей стороны тролить смысла не вижу, желаю успехов(без сарказма).

[iiv]

Огромное спасибо, EvilWrecker, а также всем помогающим и сочувствующим,

Очевидно что для падов и расстояния между ними у Вас неправильные цифры- такое не снилось даже яблочникам. Тут даже если в 2 раза увеличить пад, все равно будет мало

Резисторы перерисовал, я знаю, что они бывают именно такими широкими, но я больше тысячи таких конденсаторов 0402 на так нарисованные пады уже своим LitePlacerом поставил, и все работает, а вот 0603 и 0805 по такому дизайну катушек 5 наверное уже поставил. Обычно проблем нет, и места на плате меньше занимает. Не спорю, 0402 резисторы еще не ставил, надобности не было, поэтому на всякий случай перерисовал.

Попробовал перерисовать дорожки, резисторы правда дальше уже не задвинулись, при 0.125мм допусках не получается, а ниже не хочется падать.

Пожалуйста, вдруг Вам EvilWrecker или кому-то еще из читателей этой ветки будет не сложно взглянуть и покритиковать, что получилось. В аттаче положил как пикадовский исходник, так и герберы.

Спасибо!

ИИВ

[blackfin]

Пожалуйста, вдруг Вам EvilWrecker или кому-то еще из читателей этой ветки будет не сложно взглянуть и покритиковать, что получилось. В аттаче положил как пикадовский исходник, так и герберы.

Вот Вы жаловались, что размеры ПП не позволяют Вам выбрать FPGA в большом корпусе и поэтому Вы выбрали корпус BGA256 с шагом 0,8 мм.
И что мы видим по факту? Куча LVDS проводников выходящих далеко за периметр BGA плюс куча согласующих резисторов съевших и без того ограниченную площадь ПП.

Меж тем у Xilinx'а в Artix'ах (XC7A15T, XC7A35T и т.д.) терминаторы уже встроены в FPGA при том, что корпус CSG324 с шагом 0,8 мм всего на 1,6 мм шире выбранного Вами BGA256:

The HR I/O banks have an optional on-chip split-termination feature very similar to the 3-state split-termination DCI feature available in the HP I/O banks. Similar to the 3-state split-termination DCI in the HP banks, the option in the HR banks creates a Thevenin equivalent circuit using two internal resistors of twice the target resistance value. One resistor terminates to VCCO and the other to ground, providing a Thevenin equivalent termination circuit to the mid-point VCCO/2. The termination is present constantly on inputs, and on bidirectional pins whenever the output buffer is 3-stated.

The differential termination (DIFF_TERM) attribute supports the differential I/O standards when used as inputs. It is used to turn the built-in, 100Ω, differential termination on or off. The on-chip input differential termination in 7 series devices provides major advantages over using a discrete resistor by removing the stub at the receiver completely and therefore greatly improving signal integrity.
Additionally it:
• Consumes less power than DCI termination
• Does not use VRP/VRN pins (DCI)
This attribute can be applied to input pins for the following I/O standards:
• LVDS
• LVDS_25
• MINI_LVDS_25

См. UG471 (v1.8), стр. 33