Разработка ASIC в Mentor Graphics, Проектирование, моделирование, верификация цифровых и аналоговых СБИС Опции

[Skat-pro]

Кто занимается проектированием в MG, а именно в пакете ICFlow.
Спроектировали топологию микросхему (цифровую) из VHDL, а промоделировать не получается. После того как получили топологию, DRC проверили, а LVS не получается. Был получен spice-netlist и как теперь промоделировать (сравнить) с исходным VHDL файлом. Или как-то проверяют топологию другими способами.

[MPG]

Для симуляции я лично использую вообще t-spice. Хотя это и не существенно, лишь бы были модели транзисторов.

Последовательность действий такова:

1) Описываешь устройство как .subckt xxxx .ends

2) Создаешь тестовый модуль (файл SPICE), где задаешь (согласно модели устройства) набор стимулов. И команды для SPICE.

3)Подключаешь свое устройство, жмешь пуск и вперед пить кофе.

4)Смотришь результаты и видишь что схема не работает ;*)

Пример для простого операционного усилителя:
------------------------------
Это netlist: ext_opamp.spc

.SUBCKT ext_opamp avdd ibn ibp in out ovdd ovss sub

* тут куча транзисторов

.ENDS
------------------------------
Это модуль стимулов: tran.sp

.include ext_opamp.spc

* Main circuit: tran
C1 out Gnd 10pF
C2 N2 Gnd 10pF
L3 N2 N5 10n
Xopamp_1 vdd N6 N4 in N7 vdd Gnd Gnd ext_opamp
R4 N7 N2 300 TC=0.0, 0.0
R5 N5 out 50 TC=0.0, 0.0
i6 N4 N6 20uA
v7 vdd Gnd 3.3
v8 N1 Gnd 1
v9 in N1 pulse(0.0 1 0 10n 10n 1u 2u)
* End of main circuit: tran
-------------------------------
Это исполняемый файл: cmd.sp

;opamp
;TRANSIENT RESPONSE LARGE SIGNAL
;10.08.2006

.include tran.sp
.include ../../../../../mod/mod_MOS.L49.AMI-1.0.lib

.options abstol=2e-15
.options reltol=1e-9
.options verbose=2
.options mosparasitics=1

.op
.tran/op 1u 10u

.print tran v(in)
.print tran v(out)