Разработка ASIC в Mentor Graphics, Проектирование, моделирование, верификация цифровых и аналоговых СБИС Опции

[Skat-pro]

Кто занимается проектированием в MG, а именно в пакете ICFlow.
Спроектировали топологию микросхему (цифровую) из VHDL, а промоделировать не получается. После того как получили топологию, DRC проверили, а LVS не получается. Был получен spice-netlist и как теперь промоделировать (сравнить) с исходным VHDL файлом. Или как-то проверяют топологию другими способами.

[SM]

Спроектировали топологию микросхему (цифровую) из VHDL, а промоделировать не получается. После того как получили топологию, DRC проверили, а LVS не получается. Был получен spice-netlist и как теперь промоделировать (сравнить) с исходным VHDL файлом. Или как-то проверяют топологию другими способами.

Ну для начала пакет тут совсем не причем. Проверка LVS делается тем-же, чем и DRC. Только runset другой. Для того, чтобы проверить LVS, достаточно иметь вериложный нетлист из библиотечных элементов (gate level), CDL-ку от библиотеки, где описана на spice схематика и собственно runset, который описывает правила извлечения элементов из топологии. После чего всё это вкупе скармливается calibre (или что там в этом IC Flow, я не в курсе), либо другой проверялке, и она показывает различия. И если оно не проходит на ЦИФРОВОМ дизайне, то это либо кривая библиотека, а именно CDL-ки, либо кривой runset. Третьего не дано. Надо смотреть LVS-отчет и выяснять, кто виноват. Да, runset дают вместе с технологическими файлами, а не с цифровой либой. Он поставляется вместе со спайс-моделями, drc- и rcx-файлами, описаниями, и т.п. И последнее - если есть блоки памяти, сформированными мемори-компилером, то еще подключается в общую кучу CDL-ки, сформированные мемори-компилером.