Насколько плотно можно положить проводники в проекте DDR3, хочу понять чем мне это грозит Опции

[PCBExp]

У меня процессор (та его часть которая смотрит в память) и 2 чипа поместились на неполном квадрате 27 х 27 мм. Это не моя прихоть - это обстоятельства... Перечитал несколько документов (и то что в этой ветке выкладывали) по этой теме и пришел к выводу что надо как минимум иметь зазор между проводниками (например линиями данных) 1.5 а лучше 2W (ширины самого проводника) . У меня ширины проводника 0.1 мм. Процессор будет работать на частоте 1 ГГц. Память DDR3 будет 400-MHz Clock (DDR-800 Data Rate). Зазор между этим адовым куском и всей остальной схемой смогу выдержать 3 мм. Будет свой полигон питания для памяти. Земляной полигон один на всю цифровую процессорную часть. Другой серьезный документ требует не меньше 4W. Хочу понять чем рискую.

[VladimirB]

У меня процессор (та его часть которая смотрит в память) и 2 чипа поместились на неполном квадрате 27 х 27 мм. Это не моя прихоть - это обстоятельства... Перечитал несколько документов (и то что в этой ветке выкладывали) по этой теме и пришел к выводу что надо как минимум иметь зазор между проводниками (например линиями данных) 1.5 а лучше 2W (ширины самого проводника) . У меня ширины проводника 0.1 мм. Процессор будет работать на частоте 1 ГГц. Память DDR3 будет 400-MHz Clock (DDR-800 Data Rate). Зазор между этим адовым куском и всей остальной схемой смогу выдержать 3 мм. Будет свой полигон питания для памяти. Земляной полигон один на всю цифровую процессорную часть. Другой серьезный документ требует не меньше 4W. Хочу понять чем рискую.

Я бы ориентировался не только на ширину проводника, но и на зазор между проводником и опорным плейном, поскольку ЭМ-поле сосредоточено именно в этом пространстве и на длину дорожек, когда они идут параллельно с минимальным зазором. Судя по ширине проводника в 0.1мм для 40Ом, диэлектрики у вас тоже тонкие (порядка 0.07-0.1мм), и длина дорожек минимальная (не успеют навестись друг на друга) поэтому 0.2мм зазора ИМХО хватит.
Частоты тоже не очень большие.

Можете промоделировать в Гиперлинксе каком-нибудь для полного успокоения - вдруг и 0.15мм сойдёт.
Ещё можно по волновому посмотреть для диффпары: раздвигать проводники пока импенданс диффпары перестанет сильно меняться (скажем в пределах 5%) - значит связь между проводниками минимальна.

[PCBExp]

Я бы ориентировался не только на ширину проводника, но и на зазор между проводником и опорным плейном, поскольку ЭМ-поле сосредоточено именно в этом пространстве и на длину дорожек, когда они идут параллельно с минимальным зазором. Судя по ширине проводника в 0.1мм для 40Ом, диэлектрики у вас тоже тонкие (порядка 0.07-0.1мм), и длина дорожек минимальная (не успеют навестись друг на друга) поэтому 0.2мм зазора ИМХО хватит.
Частоты тоже не очень большие.

Можете промоделировать в Гиперлинксе каком-нибудь для полного успокоения - вдруг и 0.15мм сойдёт.
Ещё можно по волновому посмотреть для диффпары: раздвигать проводники пока импенданс диффпары перестанет сильно меняться (скажем в пределах 5%) - значит связь между проводниками минимальна.

На данный момент весь дизайн у меня 8-ми слойный. Но кусок схемы с памятью сделан с оглядкой на 6-ти слойный рефдизайн производителя процессора. Очень хочется попробовать в 6-ти слоях все разрисовать. между 1 и 2 слоями диэлектрик 0.1 мм (2ой слой - земля) между 7 и 8 слоями тоже 0.1 мм. (7ой - слой питания). Пока в стекапе диэлектрик между 2 и 3 а также 6 и 7 слоями по 0.2 мм. Но в 3 и 6 слоях нет такой плотности - там я и 4w смогу обеспечить. Значит ли это что диэлектрики можно оставить 0.2? В 1 и 8 слое линии данных и их строб. В 1, 3, 6 и 8 слоях - все остальные проводники за исключением питания. В 4 и 5 слоях пока пусто. с Гиперлинксом я почти "никак" не знаком. Может есть где на просторах документ для начинающих?

Сообщение отредактировал PCBExp - Jan 10 2017, 06:37