Насколько плотно можно положить проводники в проекте DDR3, хочу понять чем мне это грозит Опции

[PCBExp]

У меня процессор (та его часть которая смотрит в память) и 2 чипа поместились на неполном квадрате 27 х 27 мм. Это не моя прихоть - это обстоятельства... Перечитал несколько документов (и то что в этой ветке выкладывали) по этой теме и пришел к выводу что надо как минимум иметь зазор между проводниками (например линиями данных) 1.5 а лучше 2W (ширины самого проводника) . У меня ширины проводника 0.1 мм. Процессор будет работать на частоте 1 ГГц. Память DDR3 будет 400-MHz Clock (DDR-800 Data Rate). Зазор между этим адовым куском и всей остальной схемой смогу выдержать 3 мм. Будет свой полигон питания для памяти. Земляной полигон один на всю цифровую процессорную часть. Другой серьезный документ требует не меньше 4W. Хочу понять чем рискую.

[Aner]

Посмотрите что даст Signal Integrity или гиперлинкс. Там всплывут ваши огрехи. На мой взгляд есть проблемы, ~десяток мест, но не так много, хотя нарушены многие рекомендации. Может еще расположением чипов поиграть нужно. Однако у вас частоты 400Мгц не столь высокие, может и прокатить.
Для снижения импеданса я увеличиваю толщину проводника обычно, сохраняя ширину коридора. Но зависит от конкретной реализации и топологии.
На ваших катринках трудно понять, поскольку полигоны сняты.
В помощь:
https://www.youtube.com/watch?v=41r3kKm_FME
https://www.youtube.com/watch?v=BlHLmQ2HO1w

[PCBExp]

Посмотрите что даст Signal Integrity или гиперлинкс. Там всплывут ваши огрехи. На мой взгляд есть проблемы, ~десяток мест, но не так много, хотя нарушены многие рекомендации. ....

Aner, Спасибо за комментарий.

Можете указать хотя бы на одно место с нарушениями и расписать хотя бы основные или самые критичные нарушения. Я постараюсь сам по аналогии поискать оставшиеся ~9 мест.
Возможно это важное замечание - у меня микросхемы DDR3L. Напряжение питания 1.35 вольта

Относительно полигонов. Я постарался словами объяснить но видимо плохо получилось. Попробую еще раз.
В верхнем слое (у меня TOP голубого цвета) земляной полигон протекает совсем немного - под центрами чипов памяти. Все остальное место занимают проводники. Повторил ка в рефдизайне производителя.
Вторым слоем идет сплошной земляной полигон. Он занимает всю свободную площадь. Я не выложил эту картинку.
Третий слой (у меня синий) содержит только проводники (как и на рефдизайне).
4 и 5-е слои пока пустые. У производителя все на 6-тислойке поместилось
Шестой слой (у меня оранжевый) содержит только проводники (как и на рефдизайне).
Седьмой слой питания - это полигон во всю площадь - 1.35 вольта. По центру его рвет проводник VDD_REF
Нижний слой - содержит земляной полигон пятнами в местах свободных от проводников.
Боюсь что всеравно это объяснение плохое....

Постараюсь завтра выложить картинку с полигонами но смотрятся они фигово...

Уже спрашивал но пока никто не ответил. Может подкините ссылку на Signal Integrity или гиперлинкс для начинающих?

[PCBtech]

Уточните, пожалуйста, какие именно сигналы в каком слое страссированы?
Какой part number микросхемы DDR3, и есть ли на нее datasheet?

Aner, Спасибо за комментарий.

Можете указать хотя бы на одно место с нарушениями и расписать хотя бы основные или самые критичные нарушения. Я постараюсь сам по аналогии поискать оставшиеся ~9 мест.
Возможно это важное замечание - у меня микросхемы DDR3L. Напряжение питания 1.35 вольта

Относительно полигонов. Я постарался словами объяснить но видимо плохо получилось. Попробую еще раз.
В верхнем слое (у меня TOP голубого цвета) земляной полигон протекает совсем немного - под центрами чипов памяти. Все остальное место занимают проводники. Повторил ка в рефдизайне производителя.
Вторым слоем идет сплошной земляной полигон. Он занимает всю свободную площадь. Я не выложил эту картинку.
Третий слой (у меня синий) содержит только проводники (как и на рефдизайне).
4 и 5-е слои пока пустые. У производителя все на 6-тислойке поместилось
Шестой слой (у меня оранжевый) содержит только проводники (как и на рефдизайне).
Седьмой слой питания - это полигон во всю площадь - 1.35 вольта. По центру его рвет проводник VDD_REF
Нижний слой - содержит земляной полигон пятнами в местах свободных от проводников.
Боюсь что всеравно это объяснение плохое....

Постараюсь завтра выложить картинку с полигонами но смотрятся они фигово...

Уже спрашивал но пока никто не ответил. Может подкините ссылку на Signal Integrity или гиперлинкс для начинающих?

[PCBExp]

Уточните, пожалуйста, какие именно сигналы в каком слое страссированы?
Какой part number микросхемы DDR3, и есть ли на нее datasheet?

D0...D31, DQM/DQS/DQSn, CLK/CLKn в 1 и 8 слоях. По 2 отверстия в каждой цепи. Все длины выровнены до 20.....20.01 мм
CKE делится резистором на 2 части. От процессора до резистора в 1 и 8 слоях. От резистора до первого чипа в 1, 3 и 8 слоях. Между первым и вторым чипом в 1 и 3 слоях. От второго чипа до терминатора - в 1 слое. На оба куска этой цепи 4 переходных отверстия.
Остальные сигналы обходят процессор, первый чип, второй чип и терминатор по очереди в 1, 3, 6 и 8 слоях. На линии RESET терминатора нет. Во всех цепях по 4 переходных отверстия в каждой. Длины всех цепей без учета проводника от последнего переходного отверстия до терминатора выровнены до 58.63.....58.66 мм. Длины проводников от выводы чипов памяти до ближайших переходных отверстий выровнены до 0.57 мм


Оба чипа памяти вот такие MT41K256M16HA-093:E. Добавлена линия адреса A15 на случай бОльшего чипа