Волюнтаризм ISE, Что может быть причиной отмены вывода CLK? Опции

[Мур]

Собрал простенький проект для пробы новой платформы. 4 светодиода генератором случайных интервалов обеспечиваю плавную смену яркости светодиодов. На модели в интервале 350мСек можно видеть этот процесс.
Каково же было мое удивление, что синтезатор отбросил вход CLK(единственный). Что это может быть? Проект выкладываю тут. Спасибо!

[Tausinov]

После беглого просмотра кода вот, что заметил.
В gen_pwm_ea.vhd в списке чувствительности процесса ресет лишний.
В rnd_ea процесс - это нечто вообще странное. Клок там естественным образом выкидывается, потому что вы его никак не используете. До сегодняшнего дня даже не задумывался, что будет, если после условия с фронтом клока if (clk'event and clk='1') then что-то, кроме NULL дописать в else. Precision просто выкидывает клок, есть подозрение, что остальные синтезаторы поступят так же. Почему синтезатор предупреждает о необходимости сигналов в списке чувствительности - результаты работы железа и симуляция будут отличаться. По факту же синтезатор список чувствительности не анализирует. Если идея была в том, чтобы получить задний фронт, то можно сделать if (clk'event and clk='0'), в противном случае считайте, что клок вообще не используется.

[Мур]

После беглого просмотра кода вот, что заметил.
В gen_pwm_ea.vhd в списке чувствительности процесса ресет лишний.

Это не критично. Синхронный сброс не требует присутствия сигнала RESET в списке чувствительности. Главное не пропустить самый важный...

В rnd_ea процесс - это нечто вообще странное. Клок там естественным образом выкидывается, потому что вы его никак не используете. До сегодняшнего дня даже не задумывался, что будет, если после условия с фронтом клока if (clk'event and clk='1') then что-то, кроме NULL дописать в else. Precision просто выкидывает клок, есть подозрение, что остальные синтезаторы поступят так же.

Этот топик как раз говорит о том, что присутствие кирилицы лишает синтезатор привычной магии. Варнинги сыпятся "не по делу". Тут может быть все что угодно...

Почему синтезатор предупреждает о необходимости сигналов в списке чувствительности - результаты работы железа и симуляция будут отличаться. По факту же синтезатор список чувствительности не анализирует. Если идея была в том, чтобы получить задний фронт, то можно сделать if (clk'event and clk='0'), в противном случае считайте, что клок вообще не используется.

Проект прошел проверку на симуляторе. Грубые ошибки исправляются на этом этапе. Вот синтезатору кирилица все ставит на уши...

Вывод еще таков, что при переносе проекта от одного элементного базиса в другой могут быть цирки... Как в этом случаее

[Tausinov]

Это не критично. Синхронный сброс не требует присутствия сигнала RESET в списке чувствительности. Главное не пропустить самый важный...

Для синтезатора это вообще без разницы, но расхождение в симуляции и поведении готового устройства - легко.

Этот топик как раз говорит о том, что присутствие кирилицы лишает синтезатор привычной магии. Варнинги сыпятся "не по делу". Тут может быть все что угодно...

С кириллицей не экспериментировал, вставлял только сам процесс. Варнинг про список чувствительности с кириллицей никак не связан - это стандартное предупреждение, когда в списке чувствительности асинхронного процесса участвую не все сигналы. В VHDL2008 можно использоваться (all), чтобы этого избежать в дальнейшем.

Проект прошел проверку на симуляторе. Грубые ошибки исправляются на этом этапе. Вот синтезатору кириллица все ставит на уши...

Честно говоря, этот самый процесс в симуляторе у меня так и не завелся.
Error: (vsim-3601) Iteration limit reached at time 10 ns.

Так что не понимаю, почему вы продолжаете грешить на шрифт, игнорируя проблему непонятной конструкции.

[Мур]

...Так что не понимаю, почему вы продолжаете грешить на шрифт, игнорируя проблему непонятной конструкции.

Мне проще всего. Результат виден сразу. Именно исправления в имени порта модуля сразу дало результат. Причем без единого предупреждения. А прогноз был Maximum Frequency: 712MHz. Это ли не доказательство!?

[Bad0512]

Мне проще всего. Результат виден сразу. Именно исправления в имени порта модуля сразу дало результат. Причем без единого предупреждения. А прогноз был Maximum Frequency: 712MHz. Это ли не доказательство!?

Нет, это - не доказательство! Там у вас в итоге вообще может получиться какая-то асинхронная хрень. Потому что написано криво. И вам об этом уже раз пять сказали, а вы продолжаете упорствовать в стиле "ну в симуляторе же прокатило". Симулятор и синтезатор могут по-разному интерпретировать такие вот "кривые" конструкции. Убедитесь, что после синтеза в RTL у вас получилось то, что нужно - тогда можно будет о чем-то говорить.

[Мур]

Нет, это - не доказательство! Там у вас в итоге вообще может получиться какая-то асинхронная хрень. Потому что написано криво. И вам об этом уже раз пять сказали, а вы продолжаете упорствовать в стиле "ну в симуляторе же прокатило". Симулятор и синтезатор могут по-разному интерпретировать такие вот "кривые" конструкции. Убедитесь, что после синтеза в RTL у вас получилось то, что нужно - тогда можно будет о чем-то говорить.

Там Все синхронно. Успокойтесь. Исправления в 2х местах было достаточно. Я Всегда пишу синхронно. В случает появления критических цепей это видно в отчете синтезатора.
Буду вам благодарен указать место, где по-вашему есть ХРЕНЬ

[Bad0512]

Буду вам благодарен указать место, где по-вашему есть ХРЕНЬ

Вот :

Код

if (clk'event and clk='1') then
elsif reset = '0' then