Настройка проекта для загрузки в аппаратуру, Отсимулированный проект не работает в аппаратуре Опции

[verali]

Всем добрый день! Имеем Cyclone V (обычный, без SOC) + Quartus 14.0 + QuestaSim.
Собрал проект цифрового понижающего преобразователя (digital down converter) из альтеровских IP ядер (NCO, умножитель, FIR фильтр) и с opencores (CIC фильтр). Система двухканальная. В самом начале идет логика автоматического сброса (далее сброс будет приходить с процессора)

Отдельно DDC, собранный из IP ядер.

Данные с ПЛИС по последовательному порту идут в DSP. Под выходные данные с ПЛИС идет строб, который я вывожу на контрольные точки.

В SDC файл прописываю свой клок, равный 60 МГц.


В Warning присутствуют следующие предупреждения:
1)Unconstrained output ports


2)4 сигнала строба:
Missing drive strength and slew rate


Все остальные выходные информационные сигналы я вывожу на виртуальные пины, чтобы не мешались. В будущем они пойдут в DSP.
При загрузке в ПЛИС стробы не идут - на контрольных точках висит высокий уровень.
Буду признателен, если подскажете, как избавиться от варнингов.

[Golikov A.]

все что пошло на виртуальные порты при синтезе выкинет оптимизатор, если это как то влияет на другие части схемы, они так же подвергнутся оптимизации.

Надо расставлять ключики с запретом оптимизации и выкидыванием портов


по варнингам оно очевидно хочет входной выходной делай получить, но это дело второе, 90% вас губит оптимизация.

[OM-S]

Все остальные выходные информационные сигналы я вывожу на виртуальные пины, чтобы не мешались.

все что пошло на виртуальные порты при синтезе выкинет оптимизатор, если это как то влияет на другие части схемы, они так же подвергнутся оптимизации.

Неужели действительно Квартус выкидывает логику, которая идет на пины, которым присвоено "virtual pins" ?

Сообщение отредактировал OM-S - Mar 23 2017, 20:52