Вышла версия 2.1 отечественной САПР электроники Delta Design Опции

[omally]

Компания Эремекс представляет Delta Design 2.1 - обновленную версию системы Delta Deisgn.

Ознакомиться и испытать Delta Deisgn можно на примере демонстрационной версии, доступной в разделе СКАЧАТЬ.

Приятной неожиданностью для всех интересующихся системой, станет обновление триального периода. С Delta Design 2.1 вам будет доступен новый ознакомительный период в 60 дней, даже если вы ранее использовали демонстрационные версии системы.

В новой версии Delta Design представлены следующие возможности:
- Новые возможности экспорта: Smart PDF, библиотеки P-CAD, IPC-D-356A для производственных контроля
- Реализован алгоритм проверки актуальности компонентов в проекте и массового обновления
- Расширены возможности работы с правилами проектирования
- Адаптация производственных файлов для работы с отечественными производителями печатных плат (Резонит, TePro, ЭлектроКоннект и др.)
- Улучшен функционал редактора печатных плат, ускорен алгоритм интерактивной трассировки
- Печать любых проектных данных (схем, плат, отчетов и др.)
- Ускорена работа HDL-симулятора, добавлена поддержка Verilog и смешанных проектов (VHDL + Verilog), встроенная поддержка стандартных библиотек VHDL

Ждем ваших комментариев здесь или на форуме Delta Design

[Kabdim]

А для энтузиастов у вас есть цены?

[omally]

А для энтузиастов у вас есть цены?

Мы сейчас обсуждаем возможность выпуска Lite-версии, "для энтузизастов".
Когда определимся, об этом будет широко объявлено )

[Mikle Klinkovsky]

Мы сейчас обсуждаем возможность выпуска Lite-версии, "для энтузизастов".
Когда определимся, об этом будет широко объявлено )

Не занимайтесь хренью, не перенимайте дурное. Перенимайте хорошее.
Сделайте бесплатно полнофункционал на 200-300 пинов/падов для некоммерческого использования.
(просто что бы не сохраняло и не экспортировало с большим числом, но работало полнофункционально)
Что вы получите благодаря этому одному действию:
- нормальное ознакомление для всех, "без спешки",
- все учебные заведения (кроме плисоводов) будут счастливы,
- бесплатный вьювер файлов проектов (скачал свежий, поставил и смотри),
- домашний diy для энтузиастов,
- понаделайте открытых проектов (схем/плат аля "китайские наборы"), да на сайт/форумы/гитхабы выложите - известность и аудиторию повысите.

PS Экономию человекочасов программистов на версии Лайт и Вьювер прикиньте сами...

[omally]

Сделайте бесплатно полнофункционал на 200-300 пинов/падов для некоммерческого использования.
(просто что бы не сохраняло и не экспортировало с большим числом, но работало полнофункционально)

Спасибо за предложение, обсудим и этот вариант.

[dmitry-tomsk]

Спасибо за предложение, обсудим и этот вариант.

1000 пинов и 6 слоёв для бесплатной версии пошло бы лучше, пока продукт не способен конкурировать с альтиумом хотя бы.
А импорт библиотек альтиума есть?
Импорт/экспорт констрейнтов для плис в будущем предполагается?

[omally]

А импорт библиотек альтиума есть?
Импорт/экспорт констрейнтов для плис в будущем предполагается?

У альтиума закрытый формат, мы не имеем права делать импорт.
Импорт/экспорт констрейнов для плис - можете поподробнее? Например, что из этого?

[dmitry-tomsk]

У альтиума закрытый формат, мы не имеем права делать импорт.
Импорт/экспорт констрейнов для плис - можете поподробнее? Например, что из этого?

ucf уже умирает, сейчас xdc и 7 поколение плис.

А почему тогда метор умеют делать импорт схемы альтиума?
Плохо, что альтиума поддержки не будет, сейчас он самый приемлемый по цене и возможностям. Кроме того, для работы с плис нужна база УГО, что есть в альтиум, mentor io deisgner, cadence fpga system planner. Смысл тут простой, УГО ставится на схему, там уже не будет ошибок с питанием и стандартами банков плис, затем нужно из xdc сделать импорт имён цепей, подключенных к указанным в xdc ножкам плис и разрешить пользователю указать, какие цепи сваппируемые между собой (задать имя свап группы). После разводки платы сделать обратную операцию - создать xdc c обновлёнными номерами пинов согласно именам цепей (предполагается, что в процессе трассировки конструктор переставил местами сваппируемые ножки).

Без базы уго можно сделать полный парсинг IO Report Vivado. Там все выводы в виде таблицы, уже указаны питающие напряжения Pin Name/Pin Number с номером банка для УГО и имена цепей в графе signal name. Тогда можно мастером не только УГО, но и цепи на схему помещать как в mentor databook, а xdc генерить уже после трассировки.

[omally]

Смысл тут простой, УГО ставится на схему, там уже не будет ошибок с питанием и стандартами банков плис, затем нужно из xdc сделать импорт имён цепей, подключенных к указанным в xdc ножкам плис и разрешить пользователю указать, какие цепи сваппируемые между собой (задать имя свап группы). После разводки платы сделать обратную операцию - создать xdc c обновлёнными номерами пинов согласно именам цепей (предполагается, что в процессе трассировки конструктор переставил местами сваппируемые ножки).

Сейчас такой поддержки нет, но планируем реализовать эту функциональность, сроки пока назвать не могу. Спасибо, что обратили на это внимание.