реклама на сайте
подробности

 
 
> Клоковый домен и кратные частоты., Формирование кратных частот на PLL
Flip-fl0p
сообщение May 25 2017, 06:30
Сообщение #1


В поисках себя...
****

Группа: Свой
Сообщений: 729
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140



Суть вопроса в следующем: на блоке PLL я создаю 2 кратные частоты.
К примеру:
1. CLK - 10 МГц.
2. CLKx10 - 100 МГц.
Надо ли дополнительно синхронизировать данные для того чтобы переносить данные из домена CLKx10 в домен CLK ? Например через FIFO ?
Я предполагаю, что необходимости в этом нет, достаточно правильно задать констрейны. Хотелось, бы услышать мнения более опытных коллег.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Maverick
сообщение May 25 2017, 07:08
Сообщение #2


я только учусь...
******

Группа: Модераторы
Сообщений: 3 447
Регистрация: 29-01-07
Из: Украина
Пользователь №: 24 839



Цитата(Flip-fl0p @ May 25 2017, 09:30) *
Суть вопроса в следующем: на блоке PLL я создаю 2 кратные частоты.
К примеру:
1. CLK - 10 МГц.
2. CLKx10 - 100 МГц.
Надо ли дополнительно синхронизировать данные для того чтобы переносить данные из домена CLKx10 в домен CLK ? Например через FIFO ?
Я предполагаю, что необходимости в этом нет, достаточно правильно задать констрейны. Хотелось, бы услышать мнения более опытных коллег.

я всегда делаю синхронизацию, но когда-то давно побный вопрос поднимался (возможно путаю что-то) так там кажется des00 говорил что для Вашего случая можно не делать.


--------------------
If it doesn't work in simulation, it won't work on the board.

"Ты живешь в своих поступках, а не в теле. Ты — это твои действия, и нет другого тебя" Антуан де Сент-Экзюпери повесть "Маленький принц"
Go to the top of the page
 
+Quote Post
Flip-fl0p
сообщение May 25 2017, 07:50
Сообщение #3


В поисках себя...
****

Группа: Свой
Сообщений: 729
Регистрация: 11-06-13
Из: Санкт-Петербург
Пользователь №: 77 140



Цитата(Maverick @ May 25 2017, 10:08) *
я всегда делаю синхронизацию, но когда-то давно побный вопрос поднимался (возможно путаю что-то) так там кажется des00 говорил что для Вашего случая можно не делать.

А это всё продолжение моих изысканий с ALTLVDS_RX. Данные то, я принимаю этим ядром, да и автомат калибровки по тестовым паттернам работает. Но выход модуля ALTLVDS_RX работает как обычный сдвиговый регистр. Вот и подумал, чем городить сложную схему, которая каждые 10 тактов (частота дессериализации у меня в 10 раз больше частоты фрейма), генерирует сигнал, по которому данные с ALTLVDS_RX анализируются, записывать их в FIFO, затем читать этот FIFO, сбрасывать FIFO при необходимости, ждать пока данные FIFO будут готовы для чтения, и пр. В общем тестовый проект который все это реализует я сделал. И на моделировании он даже работает. Но как мне показалось он получился чересчур сложным. Ведь по сути на PLL частоты получаются кратные. Я где то видел, что кратные частоты (например сформированные на банальном счетчике) можно не считать за разные клоковые домены, там достаточно правильно задавать констрейны. Но первоисточник не нашёл, поэтому и решил вопрос задать.
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 30th July 2025 - 18:30
Рейтинг@Mail.ru


Страница сгенерированна за 0.01378 секунд с 7
ELECTRONIX ©2004-2016