Клоковый домен и кратные частоты., Формирование кратных частот на PLL Опции

[Flip-fl0p]

Суть вопроса в следующем: на блоке PLL я создаю 2 кратные частоты.
К примеру:
1. CLK - 10 МГц.
2. CLKx10 - 100 МГц.
Надо ли дополнительно синхронизировать данные для того чтобы переносить данные из домена CLKx10 в домен CLK ? Например через FIFO ?
Я предполагаю, что необходимости в этом нет, достаточно правильно задать констрейны. Хотелось, бы услышать мнения более опытных коллег.

[Kuzmi4]

FYI:
Multicycles Exception Between Two Synchronous Clock Domains