xilinx ise 14.6 ChipScope, Не выводятся сигналы Опции

[Kostochkin]

Здравствуйте, Никогда раньше не пользовался ChipScope, но пришла пора. ОП - windows 10 64bit, ISE 14.6.

Собрал проект, компилируется, в кристалл прошивается, spartan 6.
Но когда я настраиваю ChipScope, при задании сигналов триггерам отображаются процентов 10% всех сигналов проекта...
Не могу понять в чем дело, подскажите пожалуйста.
В проекте один clock 25mhz, и одна pll.
Спасибо.





Сообщение отредактировал Kostochkin - Jun 2 2017, 13:49

[Kostochkin]

Спасибо всем.
ISE и правда оптимизирует многие сигналы, буду разбираться почему это происходит.

[AVR]

ISE и правда оптимизирует многие сигналы, буду разбираться почему это происходит.

С этим не надо разбираться почему происходит, надо просто указать чтоб не выкидывало и всё.
Либо (* KEEP = "TRUE" *), но у меня подобные фокусы в Altera не проходили (понимаю, тема про Xilinx), так я повесил все интересующие линии на один светодиод выходящий наружу, объединив их простым сравнением с нулем при помощи конкатенации (в Verilog это было {signal_a, signal_b, ..., signal_N} == 0), синтезатор подумал "наверное важные линии, не буду выкидывать". Так и "спас" эти линии, и они стали видеться в Signal Tap, уверен для ChipScope это тоже безотказно сработает.