Здравствуйте, Никогда раньше не пользовался ChipScope, но пришла пора. ОП - windows 10 64bit, ISE 14.6.

Собрал проект, компилируется, в кристалл прошивается, spartan 6.
Но когда я настраиваю ChipScope, при задании сигналов триггерам отображаются процентов 10% всех сигналов проекта...
Не могу понять в чем дело, подскажите пожалуйста.
В проекте один clock 25mhz, и одна pll.
Спасибо.

Попробуй в пропертях синтеза
Keep Hierarchy - "Yes" . И пересинтезить.

тоже самое, видятся только внутренние сигналы pll, а топ модуля нет, вернее только два...

Есть два варианта:

1. В результате синтеза сигналы были "выброшены" из проекта, как незадействованные.
Т.е. если к сигналам ничего не подключено наружу ПЛИС прямо или опосредовано, то синтезатор их выкидывает..
2. Эти сигналы имеют другое имя в другом entity и под другим именем присутствуют в chipscope.

Перейдите на план ахеад, там чип скоп вставляется проще и понятнее.
Вы там синтезите проект, открываете синтез, помечаете сигналы которые вам нужны на схеме, среда автоматически ставит на них защиту от оптимизации при плайсинге, потом вставляете чипскоп и плейсити, все значительно удобнее чем в ISE.

Много сигналов пропадает при синтезе во время оптимизации.
сохранять иерархию - это не дает перемешивать модули.
Но надо еще делать (* KEEP = "TRUE" *) для сетей и для сигналов модулей
еще был какой то ключик который перед модулем ставился, чтобы его висящие порты не резались, но что-то не могу вспомнить...

Предлагаю не пользоваться Core Inseter'ом. Сходите в Chipscope сгенерите два ядра - ILA и ICON. К ILA подключаете интересующие вас сигналы, ICON соединяете с ILA одной шиной, затем компилируете проект. Проблемы могут возникнуть только при большой степени вложенности модулей, там прокидывать сигналы до ILA может быть мучительно, зато синтезатор точно ничего не соптимизирует.

Спасибо всем.
ISE и правда оптимизирует многие сигналы, буду разбираться почему это происходит.

= Сходите в Coregen

С этим не надо разбираться почему происходит, надо просто указать чтоб не выкидывало и всё.
Либо (* KEEP = "TRUE" *), но у меня подобные фокусы в Altera не проходили (понимаю, тема про Xilinx), так я повесил все интересующие линии на один светодиод выходящий наружу, объединив их простым сравнением с нулем при помощи конкатенации (в Verilog это было {signal_a, signal_b, ..., signal_N} == 0), синтезатор подумал "наверное важные линии, не буду выкидывать". Так и "спас" эти линии, и они стали видеться в Signal Tap, уверен для ChipScope это тоже безотказно сработает.