достоинства и недостатки variable?, Давайте совместно разберемся! Опции

[Мур]

Приветствую всех!
Практика использования VHDL дает возможность применять кроме SIGNAL еще и variable. Не знаю, как вам, а мне хватало всегда SIGNAL. Но вот когда стал смотреть чужой код, что столкнулся с проблемой невозможности наблюдения в ModelSim этих самых variable..
Тупая замена на SIGNAL - верный прием наблюдать желаемое

НО! Остается вопрос, где эти самые variable просто незаменимы?

Что скажут корифеии HDL-дизайна?.. Должна быть (не только у меня) ясность в этом вопросе.
Спасибо!

[andrew_b]

Но вот когда стал смотреть чужой код, что столкнулся с проблемой невозможности наблюдения в ModelSim этих самых variable..

Разумеется. Переменные не имеют истории.

Тупая замена на SIGNAL - верный прием наблюдать желаемое

Это в общем случае не так. Переменная может использоваться для описания логики перед триггером, замена переменной на сигнал приведёт к созданию ещё одного триггера.

НО! Остается вопрос, где эти самые variable просто незаменимы?

Я не назову таких случаев, чтобы вот просто незаменимы.
Их можно использовать для хранения больших массивов данных, история изменений которых не важна, чтобы уменьшить количество используемой памяти ЭВМ при симуляции. Например, через переменные можно описать модели памяти.

Код

process
variable x : std_logic;
begin
    if (ce2 = '1') then
        x := i;
    else
        o (0) <= i;
        o (1) <= x;
    end if;
end process;

Это преобразование последовательного 1-битного потока данных в 2-битный параллельный. x можно сделать сигналом. Но поскольку он используется только в одном процессе, используется переменная, чтобы не засорять пространство имён архитектуры вспомогательными сигналами.

[Мур]

Разумеется. Переменные не имеют истории.

Понятно. Это мера углубляться в архитектуру для экзотических случаев чего-то там не использовать или наоборот, как в for.

Это в общем случае не так. Переменная может использоваться для описания логики перед триггером, замена переменной на сигнал приведёт к созданию ещё одного триггера.

Чувствуется верилоговец. Это не так. Триггер будет только в случае запоминания при тактировании. Кстати, с точки зрения ресурса макроячейка будет использована(без триггера) на логику

Я не назову таких случаев, чтобы вот просто незаменимы.
Их можно использовать для хранения больших массивов данных, история изменений которых не важна, чтобы уменьшить количество используемой памяти ЭВМ при симуляции. Например, через переменные можно описать модели памяти.

Пожалуй - это аргумент для бенча. Чтобы не нагружать машину дурной работой.

Это преобразование последовательного 1-битного потока данных в 2-битный параллельный. x можно сделать сигналом. Но поскольку он используется только в одном процессе, используется переменная, чтобы не засорять пространство имён архитектуры вспомогательными сигналами.

Локализация понятна. Четко отмечено!

[andrew_b]

Чувствуется верилоговец.

Бог миловал.

Это не так. Триггер будет только в случае запоминания при тактировании.

Код

process (clk)
variable s : unsigned ();
begin
    if (rising_edge (clk)) then
        s := a + b;
        o <= s;
    end if;
end process;

Замена s на сигнал приведет к созданию триггера и задержке на один такт, о чём я и говорил.

Локализация понятна. Четко отмечено!

Я там в процессе клок забыл, но идея понятна.

[Мур]

Замена s на сигнал приведет к созданию триггера и задержке на один такт, о чём я и говорил.

Так это же под клоком. Естественно будет триггер!..
Скорее удобно применять в generate, чтобы изящнее отразить особенность архитектуры подключений...