достоинства и недостатки variable?, Давайте совместно разберемся! Опции

[Мур]

Приветствую всех!
Практика использования VHDL дает возможность применять кроме SIGNAL еще и variable. Не знаю, как вам, а мне хватало всегда SIGNAL. Но вот когда стал смотреть чужой код, что столкнулся с проблемой невозможности наблюдения в ModelSim этих самых variable..
Тупая замена на SIGNAL - верный прием наблюдать желаемое

НО! Остается вопрос, где эти самые variable просто незаменимы?

Что скажут корифеии HDL-дизайна?.. Должна быть (не только у меня) ясность в этом вопросе.
Спасибо!

[Maverick]

Приветствую всех!
Практика использования VHDL дает возможность применять кроме SIGNAL еще и variable. Не знаю, как вам, а мне хватало всегда SIGNAL. Но вот когда стал смотреть чужой код, что столкнулся с проблемой невозможности наблюдения в ModelSim этих самых variable..
Тупая замена на SIGNAL - верный прием наблюдать желаемое

сделать например

Код

signal ODD : std_logic := '0';

process (A)
   variable TMP : std_logic := '0';
begin
   TMP := '0';
   for I in A'low to A'high loop
      TMP := TMP xor A(I);
   end loop;
   ODD <= TMP;
end process;

для моделсима выводите сигнал ODD

Латчей синтезатор не выдает?

[Мур]

сделать например

Код

signal ODD : std_logic := '0';

process (A)
   variable TMP : std_logic := '0';
begin
   TMP := '0';
   for I in A'low to A'high loop
      TMP := TMP xor A(I);
   end loop;
   ODD <= TMP;
end process;

для моделсима выводите сигнал ODD

По любому предстоит дополнительная компиляция... Я так тоже делаю. Под настроение... Спасибо!

Латчей синтезатор не выдает?

Хорошее замечание. Тут ушки на макушке!... Может быть. Надо смотреть пространство перебора и синхронность. Ничего не пропустил?.. Если пропущено, то синтезатор вставит латч. Особенно при асинхроне!
Идея понятна.