Устройство мигания светодиодов (VHDL) Опции

[lyzifer]

Устройство моргания 4-мя светодиодами.По сути,программа очень простая.Но у меня в итоге светодиоды "бегают" (т.е. загорелся первый,потом сразу же следующий с частотой 1 Гц).А мне нужно чтобы диод загорелся,потух,а только потом,через 1 с, следующий. Заранее благодарен.
вот реализация и временная диаграмма:

Код

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;

entity LED is
port( CLK : in std_logic;
L_D : out std_logic_vector(3 downto 0)); -- поправил у меня 4 светодиода подключены
end LED;

architecture A_LED of LED is
signal counter : std_logic_vector(20 downto 0):= (others => '0');
signal LED_temp : std_logic_vector(3 downto 0) := (0 => '1',others =>'0'); -- поправил на 4 светодиода
signal res : std_logic := '0';
begin
count : process(CLK,res)
begin
if(res = '1') then
counter <= (others => '0');
elsif(rising_edge(CLK)) then
counter <= counter +1;
end if;
end process;

L : process(counter)
begin
if(counter = 2000000) then
res <= '1';
LED_temp <= LED_temp(2 downto 0) & LED_temp(3);
-- вращаю выходной вектор по кругу налево, постоянно смещая на 1 разряд
else
res <= '0';
end if;
end process;

L_D <= led_temp; -- выдаю информацию из регистров в порт

end A_LED;

На выходе получаю



а надо:

Эскизы прикрепленных изображений

 

[Flip-fl0p]

А есть ли особый смысл в этих строчках ?

Код

    else
      NULL;
    end if;

[Tausinov]

А есть ли особый смысл в этих строчках ?

Код

    else
      NULL;
    end if;

Нет, просто привычка, чтобы задуматься, а не должно ли что-то по else зануляться, например. Несколько раз обжигался на том, что пропускал такие моменты.

дело в том,что я работаю в Vivado и ISE.поэтому,к сожалению, принципиально важно работать на VHDL.
Да,это задание можно выполнить и с меньшим кол-ом програмного кода. но спасибо за интерес)))

Обе среды же прекрасно Верилог поддерживают.

Не буду назойливым, просто меня шокировал объем кода для такой-то простой задачи...

На VHDL тоже можно написать компактнее, а на Верилоге даже длиннее. Суть не в языке описания, а в логике работы. Выше предложили, например, красивый вариант с удвоенным сдвиговым регистром и управлением диодиками каждым вторым битом - его еще компактнее можно сделать. Но у автора цель, как я понимаю, разобраться в логике работы, а не в том, чтобы сэкономить пару килобайт на жестком диске)

[sonycman]

На VHDL тоже можно написать компактнее, а на Верилоге даже длиннее.

Не верю

VHDL - это просто жуткое количество совершенно лишнего текста.

Verilog же - компактный и красивый язык.
Ещё бы заменили begin\end чем нибудь кототеньким...