Подключение в Verilog модуля с несколькими архитектурами, Verilog testbench, VHDL entity with multiple architectures Опции

[Dremlin]

Имеется написанный на VHDL модуль с несколькими архитектурами, который я подключаю в testbench, который пишу уже на Verilog. Подскажите, есть ли способ прямо указать, какую архитектуру нужно использовать? По ссылке в разделе "Selecting Non-Default Architectures" приведены способы, но ни один из них у меня не заработал (или я не понял, как правильно их применять).
Косвенно связанный вопрос: а в принципе кто как использует (и использует ли) модули с несколькими архитектурами?

Сообщение отредактировал Dremlin - Jul 12 2017, 15:22

[KalashKS]

Если кому интересно, способ в приведенной автором ссылке рабочий. Софт может поругаться на этапе компиляции, но моделирование запустится как надо.

Сообщение отредактировал KalashKS - Jul 27 2017, 09:28