The Top Programming Languages 2017, VHDL популярнее Verilog Опции

[Мур]

http://spectrum.ieee.org/static/interactiv...-languages-2017

А у нас на форуме наоборот

[AVR]

http://spectrum.ieee.org/static/interactiv...-languages-2017
А у нас на форуме наоборот

Как они это считали? Если это сродни рейтинга Tiobe, то можно смело игнорировать.
Вот поэтому я борюсь, чтобы новичков не портили VHDL-ем. Знаю нескольких знакомых, страдают, потому что "дедушка на работе" указал им на этот язык изначально.

[Stewart Little]

Вот поэтому я борюсь, чтобы новичков не портили VHDL-ем.

Я Вас умоляю!

ПМСМ, профессионал первым делом должен знать цифровую схемотехнику. Инструментарий описания тут вторичен.
А что до HDL, то знать надо оба (используя то, что больше нравится). Вот мне больше нравится VHDL.

[AVR]

Вот мне больше нравится VHDL.

Пописал и на том и на том. Больше нравится VHDL.

Судя по подписи пользователя lexus.mephi, счет 2:2

[lexus.mephi]

Судя по подписи пользователя lexus.mephi, счет 2:2

Тут по названию темы сразу было ясно, что это будет повод для холивара )) Давненько что-то не было.

Я начинал с VHDL, и даже готов согласиться, что для изучения основ схемотехники он будет предпочтительнее Verilog'а.
Но если рассматривать не только возможности описания аппаратуры, но и функциональной верификации, то тут Verilog/SystemVerilog гораздо поинтереснее.

Перевес в сторону Verilog уже давно бы был, если б не персонажи, которые каждый свой HDL-высер сразу грузят в ПЛИС и отлаживают в железе с помощью логических анализаторов.

[AVR]

Перевес в сторону Verilog уже давно бы был, если б не персонажи, которые каждый свой HDL-высер сразу грузят в ПЛИС и отлаживают в железе с помощью логических анализаторов.

Категорически согласен! Причем, надо сказать, что VHDL-2008 хоть и приобрел некоторые возможности для облегчения верификации, но мне почему от от них смешно становится, на фоне SystemVerilog они убогие. Я сомневаюсь что серьезные проекты обходятся без верификации, даже умея работать с лог анализаторами, а раз так, то человек не может быть настолько мазохистом, чтобы кушать горькие листья, когда рядом спелая Verilog-ягода

На этом я, пожалуй, свое участие в теме завершаю. Моя позиция была озвучена (будто я не сталкиваюсь с VHDL исходниками и не вижу качество языка).