http://spectrum.ieee.org/static/interactiv...-languages-2017

А у нас на форуме наоборот

Вот еще статистика отдельно для VHDL и Verilog - https://www.fpgarelated.com/showarticle/19.php
Статистика 2011 года - видно, что по разным странам статистика различается. И Verilog за счет более стремительного развития нагоняет VHDL.

Как они это считали? Если это сродни рейтинга Tiobe, то можно смело игнорировать.
Вот поэтому я борюсь, чтобы новичков не портили VHDL-ем. Знаю нескольких знакомых, страдают, потому что "дедушка на работе" указал им на этот язык изначально.

Я Вас умоляю!

ПМСМ, профессионал первым делом должен знать цифровую схемотехнику. Инструментарий описания тут вторичен.
А что до HDL, то знать надо оба (используя то, что больше нравится). Вот мне больше нравится VHDL.

Пописал и на том и на том. Больше нравится VHDL.

Судя по подписи пользователя lexus.mephi, счет 2:2

Вообще говоря, интересный метод составления рейтинга. Хотя касательно verilog/VHDL не совсем показательный - из 10 источников 2 - это вакансии и работа в штатах, а там всегда намного популярнее был верилог.
ЗЫ. А так интересно было бы повторить опрос по типу https://electronix.ru/forum/index.php?showtopic=65
Сколько у нас там AHDL-щиков осталось со схемотехниками и ручным вводом .

Казалось, что современный инструментарий как раз всё больше уходит от рисования схем.

Я за Verilog.

Тут по названию темы сразу было ясно, что это будет повод для холивара )) Давненько что-то не было.

Я начинал с VHDL, и даже готов согласиться, что для изучения основ схемотехники он будет предпочтительнее Verilog'а.
Но если рассматривать не только возможности описания аппаратуры, но и функциональной верификации, то тут Verilog/SystemVerilog гораздо поинтереснее.

Перевес в сторону Verilog уже давно бы был, если б не персонажи, которые каждый свой HDL-высер сразу грузят в ПЛИС и отлаживают в железе с помощью логических анализаторов.

Категорически согласен! Причем, надо сказать, что VHDL-2008 хоть и приобрел некоторые возможности для облегчения верификации, но мне почему от от них смешно становится, на фоне SystemVerilog они убогие. Я сомневаюсь что серьезные проекты обходятся без верификации, даже умея работать с лог анализаторами, а раз так, то человек не может быть настолько мазохистом, чтобы кушать горькие листья, когда рядом спелая Verilog-ягода

На этом я, пожалуй, свое участие в теме завершаю. Моя позиция была озвучена (будто я не сталкиваюсь с VHDL исходниками и не вижу качество языка).

И схемы современные есть. Когда полностью контролируемая цифровая схемотехника получается без захода в HDL, мутные симуляторы и тестбенчи, сразу работает в железе, возникает вопрос, а зачем нужно это г-но мамонта, которое мешает заниматься непосредственно задачей.

Голосую за человеческий синтаксис VHDL.

Вы имеете ввиду модельно-ориентированное проектирование из под Matlab HDL-coder, и т. п. ?

Да.

Есть еще High-Level Synthesis - System C и С/C++.

голосую за человеческий синтаксис в verilog, шоб его таки досичили до конца

Я за SystemVerilog. Чем меньше букв, тем лучше.

херня на постном масле.
вы внимательно посмотрите, переключитесь на вкладки Jobs и Trending этого spectrum.ieee.org, и поймите уже наконец, что реальной разницы нет. Разница есть только в компаниях, часть из которых полностью завязана на разработках на Verilog, а часть - на разработках на VHDL.
При этом я более чем уверен, что верификация RTL в больших и особо больших проектах ушла в SystemC, и ни к Verilog, ни к VHDL отношения уже не имеет. Просто потому что тренд такой.

что нажать в изе иде, чтобы переключить компилятор в вystemc для спартанца 3 или хотя бы 6 ? или хотя бы systemverilog ?

Так только НИР сделать можно.
Купить 1000-й виртекс за 100500 килорублей, поставить его в 19" стойку и показать начальству.

А как дойдёт до зарабатывания денег......
сразу же найдутся конкуренты, которые таки умеют писать на говне мамонта
и умеют класть субоптимальные алгоритмы на конкретную архитектуру так, что сделают то же самое в спичечном коробке.

И тщу себя надеждой, что буду одним из них. Да собсно для некоторых уже давно и являюсь.

Да всё то же самое делается, что и на говне мамонта, только без говна мамонта и в окружении приспособленном для решения задачи.

Тренд как раз - это SystemVerilog в связке с методологиями верификации (UVM, OVM и т.д.).
Чтобы быть в чем-то уверенным - надо сначала попробовать. SystemC не используют, как основной инструмент верификации RTL. Это инструмент имитационного моделирования цифровой аппаратуры. Эффективен при развитом рынке IP-ядер, когда вместе с этими самыми IP-ядрами поставляются модели на SystemC. Можно собрать имитационную модель, например, будущей Системы-на-Кристалле. Посмотреть хватает ли памяти, пропускной способности.

Популярность Verilog и VHDL можно оценить по числу репохиториев на гитхабе:

Заканчиваем офтоп

А вы пробовали хоть раз на VHDL загрузить из файла, например, тестовые воздействия или коэффициенты фильтра? И чтобы последнее еще и синтезируемое было. Вот уж где "человеческий" синтаксис!

Любой HDL анахронизм для таких задач, сейчас я отлаживаю всё это в матлабе не редактируя HDL, без написания дурацких тестбенчей с подгрузкой из файлов и формирования этих файлов, сгенерированный HDL как промежуточный формат идёт напрямую в квартус, и всё сразу работает.

Делал, не раз.
Вы попробуйте на китайском поговорить/писать, тяжело?
1/6 человечества говорит же

Вы работаете с m фаилами Матлаба или в Симулинке?


Я тоже делал, и тоже не раз. В VHDL для этого надо писать громоздкую неудобную функцию. В Verilog это делается одной строчкой. "Зачем есть капусту, когда можно есть картошку?"(с)

По поводу китайского - это их родной язык. В случае с VHDL/Verilog ни о каком "родном" происхождении речи нет. По хорошему, надо знать оба. Я начинал с VHDL, не так давно начал познавать дзен с Verilog и буду постепенно переходить на него.

Симулинк.

Ну и как часто вам надо что-то загружать из файла? По сто раз на дню, что ли?

И он умеет, например, блоки matlab function преобразовывать в HDL?


Конечно нет, но пришлось потратить время, чтобы разобраться и написать. В случае с Верилогом у меня это заняло не больше 2 минут - загуглить и скопировать одну строчку.

Это не то, чем нужно пользоваться, на что рассчитывать, никогда не использую этот блок. ИМХО

То есть, используете только готовые блоки типа модуляторов/демодуляторов, фильтров и тд, а то, что не реализовано в библиотеках Симулинка - собираете из элементарных блоков типа задержки, суммирования и тд?

Именно так, собственно как и в HDL.

Надо будет попробовать.

А еще, если не секрет, интерфейсы (типа UART, SPI, I2C и тд) в этом случае как делаете?

Это давно написано на VHDL, но никаких проблем сделать подобное в симулинке нет.

А что-нибудь из hight-speed интерфейсов посложнее - гигабитный изернет, DDR3 или трансиверов можно запилить в симулинке? Интересно для общего развития - от софтлайновцев так и не удалось получить внятного ответа пару лет назад.

Да любую цифровую схему запилить можно, другое дело что не для всех задач это подходит, например не получится готовую HDL модель DDR памяти запихать в симулинк.

К теме ветки последние сообщения имеют отдаленное отношения.
Однако по поводу HDL из Симулинка скажу следующее - за последние пару лет САПР весьма далеко продвинулся. Да и менеджеры сделали вывод из часто задаваемых им вопросов.
Посему теперь автоматически генерируемый HDL код - это инструмент для ЦОС, обработки видео и прочей математики, а PCIe, DDR4, SRIO и Fiber Channel - это удел разработчиков IP ядер и вендоров под каждый тип ПЛИС.
Но стоит это все весьма и весьма много. Хорошо, что есть закрома.

Если говорить про синтаксис, мне больше нравится VHDL, еще он более привычный так как я с него начинал. На Verilog перешел несколько лет назад, так как мне достались для поддержки и развития большие проекты, по большей части сделанные на нем, но свои модули пишу на VHDL. Еще у VHDL более строгий синтаксис, из-за которого меньше шансов выстрелить себе в ногу, чего мне несколько раз удавалось сделать на Verilog

Конечно умеет. Наберите в командной строке MATLAB'a eml_hdl_design_patterns и увидите огромное кол-во блоков (как пример), реализованных на m-языке, которые можно спокойно выводить в HDL. Так и свои собственные блоки пишутся любые.