Attribute clock_signal от Xilinx, Чем заменить в Altera? Опции

[Мур]

Привычно применял для синтезатора атрибуты, чтобы сигнал тактирования попал на вход CLK триггера

Делал так

Код

ENTITY latch_OE IS
    port(    oe            : in std_logic;
            timer_in     : in natural    range 0    to 2**16-1;
            
            timer_out    : out natural    range 0    to 2**16-1  
            );
attribute clock_signal                : string;
attribute clock_signal of oe   : signal is "yes";
attribute period                      : string;
attribute period of oe         : signal is "15 ns";
end latch_OE;

architecture arh of latch_OE is
begin

process(oe)
  begin
     if (falling_edge(oe)) then
        timer_out <= timer_in;
    end if;
end process;
end arh;

Однако Ква плевал на мою просьбу
Warning (332060): Node: OE was determined to be a clock but was found without an associated clock assignment.

Как в новой среде QuartusII сообщить синтезатору, чтобы защелка питалась другим глобальным тактированием?

Спасибо!

[dm.pogrebnoy]

Какая же это защелка? Это обычный регистр работающий по спадающему фронту. Зачем такое понадобилось телепатировать очень сложно. Но скорее всего оно вам не нужно. Особенно не нужно, если проект синхронный.

[Мур]

Какая же это защелка? Это обычный регистр работающий по спадающему фронту. Зачем такое понадобилось телепатировать очень сложно. Но скорее всего оно вам не нужно. Особенно не нужно, если проект синхронный.

...вот именно так мне и надо. Мне важно, чтобы данные на время ое (в лог 0) данные не менялись. Обычный, но со своим сигналом запоминания

[Maverick]

...вот именно так мне и надо. Мне важно, чтобы данные на время ое (в лог 0) данные не менялись. Обычный, но со своим сигналом запоминания

поясните мне пожалуйста в чем разница, если сделать так

Код

library ieee;  
use ieee.std_logic_1164.all;  

entity flop is  
  port(C, D, CE  : in  std_logic;
      Q          : out std_logic);  
end flop;  
architecture archi of flop is  
  begin  
    process (C)  
      begin  
        if (C'event and C='1') then  
          if (CE='1') then  
            Q <= D;  
          end if;  
        end if;  
    end process;  
end archi;

зачем плодить "тактовые частоты" (gated clock)

if (falling_edge(oe)) then

чем не устраивет cделать это как сигнал разрешения?
и работать от одного клока.
Зачем использовать какие-то атрибуты в таком простом описании?
Пример описания тригера с разрешением я привел....

[Мур]

поясните мне пожалуйста в чем разница, если сделать так

Код

library ieee;  
use ieee.std_logic_1164.all;  

entity flop is  
  port(C, D, CE  : in  std_logic;
      Q          : out std_logic);  
end flop;  
architecture archi of flop is  
  begin  
    process (C)  
      begin  
        if (C'event and C='1') then  
          if (CE='1') then  
            Q <= D;  
          end if;  
        end if;  
    end process;  
end archi;

зачем плодить "тактовые частоты"

чем не устраивет cделать это как сигнал разрешения?
и работать от одного клока.
Зачем использовать какие-то атрибуты в таком простом описании?
Пример описания тригера с разрешением я привел....

Сигнал чтения от процессора ОЕ внешний. Мне выжно, чтобы код не ломался в интервале времени считывания извне. Терять время на привязке частот я не могу. Не красиво.
Вообще ведь простой вопрос. В ПЛИС могут быть несколько глобальных сигналов и синтезатору можно дать сообщение атрибутом,(как эьл делалось в Xilinx) чтобы он мог этот сигнал провести по лини тактирования. Обычная задача. Не понимаю... К чему эти сложности?