verilog аналог others из vhdl Опции

[el.d]

Здравствуйте.

В VHDL есть чудесная вещь, под названием others, которая позволяет делать например так:

Код

type my_array is array (0 to N-1) of std_logic_vector(W-1 downto 0);
signal example : my_array;

example <= (others=>(others=>'0'));

А как в Верилоге также разом обнулить все биты в аналогичной ситуации? Ну то есть имеем такую штуку:

Код

logic [W-1:0] example [0:N-1];

Это по идее аналог конструкции на VHDL, которую я привел выше. Как обнулить?

[iosifk]

Здравствуйте.

В VHDL есть чудесная вещь, под названием others, которая позволяет делать например так:

Код

type my_array is array (0 to N-1) of std_logic_vector(W-1 downto 0);
signal example : my_array;

example <= (others=>(others=>'0'));

А как в Верилоге также разом обнулить все биты в аналогичной ситуации? Ну то есть имеем такую штуку:

Код

logic [W-1:0] example [0:N-1];

Это по идее аналог конструкции на VHDL, которую я привел выше. Как обнулить?

Пример:
Есть параметр "Width", и тогда
{Width{1'b1}} // This is equivalent to 11111 ... 1 "Width" times