Здравствуйте.

В VHDL есть чудесная вещь, под названием others, которая позволяет делать например так:


А как в Верилоге также разом обнулить все биты в аналогичной ситуации? Ну то есть имеем такую штуку:


Это по идее аналог конструкции на VHDL, которую я привел выше. Как обнулить?

Пример:
Есть параметр "Width", и тогда
{Width{1'b1}} // This is equivalent to 11111 ... 1 "Width" times

Надеюсь это тоже достаточно чудесно

Всё, что очевидно, не чудесно.

Если для синтеза, то:

не сильно будет отличаться от:

и тогда можно сделать так:


или можно еще вот так, для обоих случаев:

А что будет в процессе работы с такой переменной в коде? Такой же порядок указания индексов?

Это в System Verilog или в Verilog тоже?

вот здесь показано, как работает адресация в многомерных массивах.
http://testbench.in/SV_09_ARRAYS.html

Это все для SystemVerilog.

ПС запакованный массив, он как и просто массив, но в памяти выделяется непрерывным куском (а при синтезе непрерывным вектором). И индексы работают все также.
Плюс запакованный массив можно простым присвоением кастить в вектор или запакованную структуру.

Подбросим в топку:


Размер элемента захардкодил для краткости. Вериложники, ваш ход

Но я бы не стал так писать. Не достаточно прозрачно для беглого понимания и правки.
Лучше так:


ПС Кстати во всех примерах не нужно писать '0, можно просто 0. Черточка подчеркивает, что происходит обнуление массива в контексте битов, а не в контексте чисел.
В пример выше на VHDL эту функцию выполняет (others=>'0') как я понял.

Один-в-один практически