Приём данных из АЦП AD9625 Опции

[_Anatoliy]

Всем доброго времени суток.
Какое значение частоты device clock для приёмника (корка jesd204B в FPGA) нужно выбрать? Для АЦП значение равно Fs, а для FPGA?

Эскизы прикрепленных изображений

 

[Tausinov]

Если речь идет о корке Xilinx, то у них довольно понятно все расписано в даташите.
https://www.xilinx.com/support/documentatio...066-jesd204.pdf - раздел Clocking

Если вкратце, то там не один, а два клока, второго при определенных условиях может не быть, но схема с двумя более гибкая и рекомендуется в даташите.
Клок ядра равен 1/40 от пропускной способности лейнов.

Сообщение отредактировал Tausinov - Oct 5 2017, 15:07

[_Anatoliy]

Если речь идет о корке Xilinx, то у них довольно понятно все расписано в даташите.
https://www.xilinx.com/support/documentatio...066-jesd204.pdf - раздел Clocking

Если вкратце, то там не один, а два клока, второго при определенных условиях может не быть, но схема с двумя более гибкая и рекомендуется в даташите.
Клок ядра равен 1/40 от пропускной способности лейнов.

Спасибо! Доку Xilinx не читал, завтра гляну.

Ну кратно Fs.
Я когда пробовал - долго курил корку Интеловскую. Как вкурил - стало все понятно!
Какое семейство?

Вот и я курю уже не первый раз , правда с каждым разом непоняток становится всё меньше. Семейство планирую Аррия-5.
А куда же подключать device clock? В корке только опора для PLL подаётся вроде... Если использовать в качестве опоры то вроде не так и важно значение частоты.