Всем доброго времени суток.
Какое значение частоты device clock для приёмника (корка jesd204B в FPGA) нужно выбрать? Для АЦП значение равно Fs, а для FPGA?
Полная версия этой страницы: Приём данных из АЦП AD9625
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Если речь идет о корке Xilinx, то у них довольно понятно все расписано в даташите.
https://www.xilinx.com/support/documentatio...066-jesd204.pdf - раздел Clocking
Если вкратце, то там не один, а два клока, второго при определенных условиях может не быть, но схема с двумя более гибкая и рекомендуется в даташите.
Клок ядра равен 1/40 от пропускной способности лейнов.
https://www.xilinx.com/support/documentatio...066-jesd204.pdf - раздел Clocking
Если вкратце, то там не один, а два клока, второго при определенных условиях может не быть, но схема с двумя более гибкая и рекомендуется в даташите.
Клок ядра равен 1/40 от пропускной способности лейнов.
Ну кратно Fs.
Я когда пробовал - долго курил корку Интеловскую. Как вкурил - стало все понятно!
Какое семейство?
Я когда пробовал - долго курил корку Интеловскую. Как вкурил - стало все понятно!
Какое семейство?
Цитата(Tausinov @ Oct 5 2017, 18:07) 
Если речь идет о корке Xilinx, то у них довольно понятно все расписано в даташите.
https://www.xilinx.com/support/documentatio...066-jesd204.pdf - раздел Clocking
Если вкратце, то там не один, а два клока, второго при определенных условиях может не быть, но схема с двумя более гибкая и рекомендуется в даташите.
Клок ядра равен 1/40 от пропускной способности лейнов.
https://www.xilinx.com/support/documentatio...066-jesd204.pdf - раздел Clocking
Если вкратце, то там не один, а два клока, второго при определенных условиях может не быть, но схема с двумя более гибкая и рекомендуется в даташите.
Клок ядра равен 1/40 от пропускной способности лейнов.
Спасибо! Доку Xilinx не читал, завтра гляну.
Цитата(warrior-2001 @ Oct 5 2017, 18:07)
Ну кратно Fs.
Я когда пробовал - долго курил корку Интеловскую. Как вкурил - стало все понятно!
Какое семейство?
Я когда пробовал - долго курил корку Интеловскую. Как вкурил - стало все понятно!
Какое семейство?
Вот и я курю уже не первый раз , правда с каждым разом непоняток становится всё меньше. Семейство планирую Аррия-5.
А куда же подключать device clock? В корке только опора для PLL подаётся вроде... Если использовать в качестве опоры то вроде не так и важно значение частоты.
По ходу ещё один вопрос. Для синхронизации всего этого думаю использовать HMC7044. Никак не могу вкурить как программировать sysref timer. Вот цитата из DS:
Смущает ограничение <4MHz, я так полагаю это частота sysref. У меня же по расчётам частота sysref равна 100МГц. Во вложении простенький калькулятор параметров с моими исходными(у файла изменить расширение на .xls). Т.е. мой sysref будет иметь частоту Link clock. Кстати это нормально?
Код
Timer[11:0], a 12-bit setting from the SPI. It sequences the enable,
reset, and startup, and disables the downstream dividers in the
event of SYNC or pulse generator requests. Program the SYSREF
timer count to a submultiple of the lowest output frequency in
the clock network, and not faster than 4 MHz. To synchronize
divider channels, it is recommended, though not required, that
the SYSREF Timer[11:0] bits be set to a related frequency that is
either a factor or multiple of other frequencies on the IC.
reset, and startup, and disables the downstream dividers in the
event of SYNC or pulse generator requests. Program the SYSREF
timer count to a submultiple of the lowest output frequency in
the clock network, and not faster than 4 MHz. To synchronize
divider channels, it is recommended, though not required, that
the SYSREF Timer[11:0] bits be set to a related frequency that is
either a factor or multiple of other frequencies on the IC.
Смущает ограничение <4MHz, я так полагаю это частота sysref. У меня же по расчётам частота sysref равна 100МГц. Во вложении простенький калькулятор параметров с моими исходными(у файла изменить расширение на .xls). Т.е. мой sysref будет иметь частоту Link clock. Кстати это нормально?
По версии Texas Instruments sysref_max = Fs / LCM(64,20 × K) = 1600 / 320 = 5 МГц.
По версии Intel sysref_min = LLR / (10*F*K) = 4000 / (10*1*32) = 12.5 МГц.
И как же опираясь на эти противоречащие друг другу утверждения правильно выполнить расчёт?
По версии Intel sysref_min = LLR / (10*F*K) = 4000 / (10*1*32) = 12.5 МГц.
И как же опираясь на эти противоречащие друг другу утверждения правильно выполнить расчёт?
Я читаю описание на LMK04828 (JESD204B Compliant), там говорят что постоянная частота сигнала SYSREF нежелательна и что, в JEDEC JESD204B specification сказано мол надо выдавать на этот сигнал 1..8 импульсов по каждому SYNC pin event or SPI programming и всё.
Цитата(Lmx2315 @ Oct 9 2017, 14:52)
Я читаю описание на LMK04828 (JESD204B Compliant), там говорят что постоянная частота сигнала SYSREF нежелательна и что, в JEDEC JESD204B specification сказано мол надо выдавать на этот сигнал 1..8 импульсов по каждому SYNC pin event or SPI programming и всё.
Спасибо, это я знаю. У них это называется gapped mode. По структуре между sysref timer и выходом сигнала стоит делитель частоты, ему ведь нужно прописать какой то коэффициент деления... Да и что писать в sysref timer тоже пока не ясно. Почитаю ещё о LMK04828.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.