|
Приём данных из АЦП AD9625 |
|
|
|
 |
Ответов
|
Oct 5 2017, 15:07
|
Частый гость
 
Группа: Участник
Сообщений: 135
Регистрация: 19-10-13
Пользователь №: 78 795

|
Если речь идет о корке Xilinx, то у них довольно понятно все расписано в даташите. https://www.xilinx.com/support/documentatio...066-jesd204.pdf - раздел Clocking Если вкратце, то там не один, а два клока, второго при определенных условиях может не быть, но схема с двумя более гибкая и рекомендуется в даташите. Клок ядра равен 1/40 от пропускной способности лейнов.
Сообщение отредактировал Tausinov - Oct 5 2017, 15:07
|
|
|
|
|
Oct 5 2017, 16:08
|

Утомлённый солнцем
     
Группа: Свой
Сообщений: 2 646
Регистрация: 15-07-06
Из: г.Донецк ДНР
Пользователь №: 18 832

|
Цитата(Tausinov @ Oct 5 2017, 18:07)  Если речь идет о корке Xilinx, то у них довольно понятно все расписано в даташите. https://www.xilinx.com/support/documentatio...066-jesd204.pdf - раздел Clocking Если вкратце, то там не один, а два клока, второго при определенных условиях может не быть, но схема с двумя более гибкая и рекомендуется в даташите. Клок ядра равен 1/40 от пропускной способности лейнов. Спасибо! Доку Xilinx не читал, завтра гляну. Цитата(warrior-2001 @ Oct 5 2017, 18:07)  Ну кратно Fs. Я когда пробовал - долго курил корку Интеловскую. Как вкурил - стало все понятно! Какое семейство? Вот и я курю уже не первый раз , правда с каждым разом непоняток становится всё меньше. Семейство планирую Аррия-5. А куда же подключать device clock? В корке только опора для PLL подаётся вроде... Если использовать в качестве опоры то вроде не так и важно значение частоты.
|
|
|
|
|
Oct 9 2017, 07:11
|

Утомлённый солнцем
     
Группа: Свой
Сообщений: 2 646
Регистрация: 15-07-06
Из: г.Донецк ДНР
Пользователь №: 18 832

|
По ходу ещё один вопрос. Для синхронизации всего этого думаю использовать HMC7044. Никак не могу вкурить как программировать sysref timer. Вот цитата из DS: Код Timer[11:0], a 12-bit setting from the SPI. It sequences the enable, reset, and startup, and disables the downstream dividers in the event of SYNC or pulse generator requests. Program the SYSREF timer count to a submultiple of the lowest output frequency in the clock network, and not faster than 4 MHz. To synchronize divider channels, it is recommended, though not required, that the SYSREF Timer[11:0] bits be set to a related frequency that is either a factor or multiple of other frequencies on the IC. Смущает ограничение <4MHz, я так полагаю это частота sysref. У меня же по расчётам частота sysref равна 100МГц. Во вложении простенький калькулятор параметров с моими исходными(у файла изменить расширение на .xls). Т.е. мой sysref будет иметь частоту Link clock. Кстати это нормально?
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|